JPH0338749B2 - - Google Patents
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- JPH0338749B2 JPH0338749B2 JP57227402A JP22740282A JPH0338749B2 JP H0338749 B2 JPH0338749 B2 JP H0338749B2 JP 57227402 A JP57227402 A JP 57227402A JP 22740282 A JP22740282 A JP 22740282A JP H0338749 B2 JPH0338749 B2 JP H0338749B2
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- JP
- Japan
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- conductive film
- insulating film
- film
- polycrystalline silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ダイナミツクメモリセルを用いた半
導体記憶装置の製造方法に関する。
導体記憶装置の製造方法に関する。
従来、半導体記憶装置としては、第１図に示す
如き１トランジスタ素子１及び１容量素子２から
なるダイナミツクメモリを集積化したものが広く
用いられている。なお、図中３はワードライン、
４はビツトラインを示している。
如き１トランジスタ素子１及び１容量素子２から
なるダイナミツクメモリを集積化したものが広く
用いられている。なお、図中３はワードライン、
４はビツトラインを示している。
この種のメモリセルの容量素子２はMOSキヤ
パシタで構成されることが多く、キヤパシタ部の
ゲート絶縁膜は、例えば64KビツトＤ−RAMで
は300〜500〔Å〕、256KビツトＤ−RAMでは約約
200〔Å〕、1MビツトＤ−RAMでは100〔Å〕以下
の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品
の歩留りを決定する大きな要因となつている。
パシタで構成されることが多く、キヤパシタ部の
ゲート絶縁膜は、例えば64KビツトＤ−RAMで
は300〜500〔Å〕、256KビツトＤ−RAMでは約約
200〔Å〕、1MビツトＤ−RAMでは100〔Å〕以下
の膜厚になると云われている。そして、このよう
に薄い絶縁膜を用いた場合、その耐圧不良が製品
の歩留りを決定する大きな要因となつている。
MOSキヤパシタにおける絶縁膜の耐圧不良の
原因は、絶縁膜形成時の不純物混入や絶縁膜自身
の不良によるものが多いが、それ以外に製造プロ
セス中に生じる静電破壊による不良も重要となつ
ている。特に、荷電粒子を用いてエツチング加工
するリアクテイブ・イオン・エツチング（RIE）
やスパツタエツチング等、微細加工に不可決なエ
ツチング技術が用いられるようになると、このエ
ツチングプロセス中における絶縁膜の静電破壊が
重要な不良モードとなつてきた。また、回路動作
中に電源ラインに入つてくるノイズによつて静電
破壊を生じるという問題もあり、この問題は特に
ゲート絶縁膜が100〜200〔Å〕と薄くなる程顕著
となる。
原因は、絶縁膜形成時の不純物混入や絶縁膜自身
の不良によるものが多いが、それ以外に製造プロ
セス中に生じる静電破壊による不良も重要となつ
ている。特に、荷電粒子を用いてエツチング加工
するリアクテイブ・イオン・エツチング（RIE）
やスパツタエツチング等、微細加工に不可決なエ
ツチング技術が用いられるようになると、このエ
ツチングプロセス中における絶縁膜の静電破壊が
重要な不良モードとなつてきた。また、回路動作
中に電源ラインに入つてくるノイズによつて静電
破壊を生じるという問題もあり、この問題は特に
ゲート絶縁膜が100〜200〔Å〕と薄くなる程顕著
となる。
本発明の目的は、製造プロセス中及び回路動作
中におけるMOSキヤパシタを構成する薄い絶縁
膜の静電破壊を防止することができ、素子信頼性
の向上及び製造歩留りの向上をはかり得る半導体
記憶装置の製造方法を提供することにある。
中におけるMOSキヤパシタを構成する薄い絶縁
膜の静電破壊を防止することができ、素子信頼性
の向上及び製造歩留りの向上をはかり得る半導体
記憶装置の製造方法を提供することにある。
本発明の素子は、メモリキヤパシタを構成する
導体膜の一部を、半導体基板表示に設けられた該
基板と逆導電型の領域に直接接触させ、導電膜中
に生じる異常電荷の逃げ場を作ることにある。
導体膜の一部を、半導体基板表示に設けられた該
基板と逆導電型の領域に直接接触させ、導電膜中
に生じる異常電荷の逃げ場を作ることにある。
すなわち本発明は、トランジスタ素子及び容量
素子からなるダイナミツクメモリセルを複数個集
積化してなる半導体記憶装置の製造方法に於て、
半導体基板上に上記メモリセルの容量素子を構成
するための絶縁膜を形成し、その一部をエツチン
グ除去して基板表面を露出したのち全面に基板と
同導伝型の不純物を含む電極材料を形成し、所望
のマスクを用いて上記電極材料をエツチング加工
するに際し、その電極材料の一部が上記基板表面
の露出部に残置される如く行う方法である。
素子からなるダイナミツクメモリセルを複数個集
積化してなる半導体記憶装置の製造方法に於て、
半導体基板上に上記メモリセルの容量素子を構成
するための絶縁膜を形成し、その一部をエツチン
グ除去して基板表面を露出したのち全面に基板と
同導伝型の不純物を含む電極材料を形成し、所望
のマスクを用いて上記電極材料をエツチング加工
するに際し、その電極材料の一部が上記基板表面
の露出部に残置される如く行う方法である。
本発明によれば、メモリセルの容量素子を構成
する導電膜に異常電荷が発生したとしても、この
電荷を半導体基板に速やかに逃がすことができ
る。このため、製造プロセス中及び回路動作中に
おけるメモリキヤパシタ部の薄い絶縁膜の静電破
壊による不良初成率を著しく低下させることがで
き、従つて素子信頼性及び製造歩留りの大幅な向
上をはかり得る。
する導電膜に異常電荷が発生したとしても、この
電荷を半導体基板に速やかに逃がすことができ
る。このため、製造プロセス中及び回路動作中に
おけるメモリキヤパシタ部の薄い絶縁膜の静電破
壊による不良初成率を著しく低下させることがで
き、従つて素子信頼性及び製造歩留りの大幅な向
上をはかり得る。
第２図ａ〜ｅは本発明の一実施例に係わる半導
体記憶装置製造工程を示す断面図である。なお、
この図では多数個のメモリキヤパシタが形成され
る場合を示し、さらに簡単化のためスイツチ用ト
ランジスタ素子の形成工程は省略する。第２図ａ
は、例えばＰ型シリコン基板１１上に素子分離の
ためのフイールド酸化膜１２を形成したのち、キ
ヤパシタン用の薄いゲート絶縁膜１３が100〔Å〕
程度形成された状態である。ここで、ゲート絶縁
膜１３としては熱酸化膜、熱窒化膜、その他いか
なる絶縁膜であつてもよい。
体記憶装置製造工程を示す断面図である。なお、
この図では多数個のメモリキヤパシタが形成され
る場合を示し、さらに簡単化のためスイツチ用ト
ランジスタ素子の形成工程は省略する。第２図ａ
は、例えばＰ型シリコン基板１１上に素子分離の
ためのフイールド酸化膜１２を形成したのち、キ
ヤパシタン用の薄いゲート絶縁膜１３が100〔Å〕
程度形成された状態である。ここで、ゲート絶縁
膜１３としては熱酸化膜、熱窒化膜、その他いか
なる絶縁膜であつてもよい。
第２図ａに示す状態の試料にマスク合わせを施
し、前記ゲート絶縁膜１３の一部をエツチング除
去する。次いで、全面に第２図ｂに示す如くゲー
ト電極材料となる多結晶シリコン膜１４を堆積す
る。
し、前記ゲート絶縁膜１３の一部をエツチング除
去する。次いで、全面に第２図ｂに示す如くゲー
ト電極材料となる多結晶シリコン膜１４を堆積す
る。
その後全面に例えばボロンＢを５×1015cm-2、
60Kevでイオン注入し例えば1000℃で約20分熱ア
ニールすると、多結晶シリコン膜１４の層抵抗を
50〜80Ω／□に下げることが出来る。このとき前
記ゲート絶縁膜１３を除去した基板表面には、ボ
ロンが拡散され第２図Ｃに示す如くＰ型拡散層１
５が形成される。
60Kevでイオン注入し例えば1000℃で約20分熱ア
ニールすると、多結晶シリコン膜１４の層抵抗を
50〜80Ω／□に下げることが出来る。このとき前
記ゲート絶縁膜１３を除去した基板表面には、ボ
ロンが拡散され第２図Ｃに示す如くＰ型拡散層１
５が形成される。
次に、第２図ｄに示す如く多結晶シリコン膜１
４上に所望パターンにフオトレジスト１６を形成
し、このレジスト１６をマスクとして多結晶シリ
コン膜１４を選択エツチングする。このエツチン
グには、例えばCl2やCxFyClz等のClを含むガス
を使用するRIE法を用いればよい。次いで、レジ
スト１６を除去したのち、第２図ｅに示す如く絶
縁膜１７及び絶縁膜１７のコンタクトホールを介
して多結晶シリコン膜１４に接続されるAl配線
膜１８を形成する。さらに、図示しないスイツチ
用トランジスタ素子を形成することによつて、ダ
イナミツクメモリセルが作成されることになる。
なお、上記Al配線膜１８には例えば接地電位が
与えられるものとなつている。
４上に所望パターンにフオトレジスト１６を形成
し、このレジスト１６をマスクとして多結晶シリ
コン膜１４を選択エツチングする。このエツチン
グには、例えばCl2やCxFyClz等のClを含むガス
を使用するRIE法を用いればよい。次いで、レジ
スト１６を除去したのち、第２図ｅに示す如く絶
縁膜１７及び絶縁膜１７のコンタクトホールを介
して多結晶シリコン膜１４に接続されるAl配線
膜１８を形成する。さらに、図示しないスイツチ
用トランジスタ素子を形成することによつて、ダ
イナミツクメモリセルが作成されることになる。
なお、上記Al配線膜１８には例えば接地電位が
与えられるものとなつている。
第３図は上記作成されたダイナミツクメモリセ
ルの配列の一例を示す平面図であり、前記多結晶
シリコン膜１４は前記Ｐ型拡散層１５を完全に覆
うように形成されている。これは、RIE法で多結
晶シリコン膜１４をエツチングするに際し、シリ
コン基板１１のエツチングを防ぐためである。
ルの配列の一例を示す平面図であり、前記多結晶
シリコン膜１４は前記Ｐ型拡散層１５を完全に覆
うように形成されている。これは、RIE法で多結
晶シリコン膜１４をエツチングするに際し、シリ
コン基板１１のエツチングを防ぐためである。
かくして本実施例によれば、製造プロセス中に
おけるゲート絶縁膜１３の絶縁破壊を未然に防止
することができる。すなわち、従来方法では前記
多結晶シリコン膜１４を所定形状にエツチング加
工する際、エツチングガス中のCl+、Cl2 +、F+等
のイオンが多結晶シリコン膜１４に溜まり、ゲー
ト絶縁膜１３中に大きな電界を生じる。また、エ
ツチングが終了しゲート電極が形成されると、ゲ
ート電極が基板１１から電気的に分離されてしま
うので、ゲート電極中の電荷は逃げ場を失う。通
常は、エツチング終了後も30〜50〔％〕のオーバ
エツチングが必要であり、このオーバエツチング
中にゲート絶縁膜１３中の電界が益々増大し、つ
いには静電破壊を招きゲート絶縁膜１３の絶縁不
良を生じる。実際、ゲート電極中の電荷は絶縁膜
１３中の破壊電圧の低い部分に集中して流れるた
め、この部分を著しく劣化させ製造歩留りを著し
く低下させる結果となつた。
おけるゲート絶縁膜１３の絶縁破壊を未然に防止
することができる。すなわち、従来方法では前記
多結晶シリコン膜１４を所定形状にエツチング加
工する際、エツチングガス中のCl+、Cl2 +、F+等
のイオンが多結晶シリコン膜１４に溜まり、ゲー
ト絶縁膜１３中に大きな電界を生じる。また、エ
ツチングが終了しゲート電極が形成されると、ゲ
ート電極が基板１１から電気的に分離されてしま
うので、ゲート電極中の電荷は逃げ場を失う。通
常は、エツチング終了後も30〜50〔％〕のオーバ
エツチングが必要であり、このオーバエツチング
中にゲート絶縁膜１３中の電界が益々増大し、つ
いには静電破壊を招きゲート絶縁膜１３の絶縁不
良を生じる。実際、ゲート電極中の電荷は絶縁膜
１３中の破壊電圧の低い部分に集中して流れるた
め、この部分を著しく劣化させ製造歩留りを著し
く低下させる結果となつた。
しかるに本実施例では、前記第２図ｄに示した
ように多結晶シリコン膜１４からなるゲート電極
の一部分が、Ｐ型拡散層１５を介してＰ型シリコ
ン基板１１に接しているため、エツチング時に生
じる電荷は基板１１に容易に流れる。したがつ
て、ゲート絶縁膜１３中の電界が異常に大きくな
り、ゲート絶縁膜１３が絶縁破壊を起こす等の問
題は生じない。
ように多結晶シリコン膜１４からなるゲート電極
の一部分が、Ｐ型拡散層１５を介してＰ型シリコ
ン基板１１に接しているため、エツチング時に生
じる電荷は基板１１に容易に流れる。したがつ
て、ゲート絶縁膜１３中の電界が異常に大きくな
り、ゲート絶縁膜１３が絶縁破壊を起こす等の問
題は生じない。
また、本実施例では、ゲート電極が基板と同じ
Ｐ型の多結晶シリコンで形成されている為基板と
はオーミツクな接触をしており、ゲート電極が基
板１１に対し正、負のいずれに帯電しても即座に
電荷を基板に逃がすことが出来、プロセス中の帯
電によるゲート絶縁膜の破壊を極めて有効に防止
することが出来る。
Ｐ型の多結晶シリコンで形成されている為基板と
はオーミツクな接触をしており、ゲート電極が基
板１１に対し正、負のいずれに帯電しても即座に
電荷を基板に逃がすことが出来、プロセス中の帯
電によるゲート絶縁膜の破壊を極めて有効に防止
することが出来る。
この様にして製造されたダイナミツクメモリの
キヤパシタのゲート電極は常に基板と同電位即
ち、OVとして用いることが出来る。従つて基板
に負のバイアスをかける場合や、あるいはキヤパ
シタのゲート電極の電位を電源電圧（例えば5V）
に上げて用いる様な場合には、このままでは用い
ることが出来ない。この様な場合に本発明を適用
したその他の実施例を第４〜６図に示す。
キヤパシタのゲート電極は常に基板と同電位即
ち、OVとして用いることが出来る。従つて基板
に負のバイアスをかける場合や、あるいはキヤパ
シタのゲート電極の電位を電源電圧（例えば5V）
に上げて用いる様な場合には、このままでは用い
ることが出来ない。この様な場合に本発明を適用
したその他の実施例を第４〜６図に示す。
第４図は本発明の第２の実施例を示す工程断面
図である。
図である。
例えば、第２図ｄのプロセスが終了した後、フ
オトレジスト１９を設けこれをマスクに例えば
Asの様なＮ型の不純物を多結晶シリコン層を通
して基板にイオン注入する。その後、フオトレジ
スト膜１９を除去して熱工程を終ると、基板表面
にＮ型層２０が形成され、ここに出来たPN接合
によつてゲート電極は基板から、電気的に分離さ
れるため、ゲート電極には正のバイアスを印加す
ることが可能になる。この場合Asを多結晶シリ
コン層を通して基板に直接イオン注入する場合に
ついて述べたが、これは先ず多結晶シリコン層に
イオン注入を行い、次に熱工程を加えることによ
り基板に拡散してもよい。又不純物はりんでもよ
い。又図では、こうして形成されたＮ型層があら
かじめ形成されたＰ型層の内側に存在している場
合を示しているが、これは逆にＮ層がＰ層の外側
に出てもPN接合が形成されていればかまわな
い。又Asのかわりに、りんを用いてもよいこと
は言うまでもない。
オトレジスト１９を設けこれをマスクに例えば
Asの様なＮ型の不純物を多結晶シリコン層を通
して基板にイオン注入する。その後、フオトレジ
スト膜１９を除去して熱工程を終ると、基板表面
にＮ型層２０が形成され、ここに出来たPN接合
によつてゲート電極は基板から、電気的に分離さ
れるため、ゲート電極には正のバイアスを印加す
ることが可能になる。この場合Asを多結晶シリ
コン層を通して基板に直接イオン注入する場合に
ついて述べたが、これは先ず多結晶シリコン層に
イオン注入を行い、次に熱工程を加えることによ
り基板に拡散してもよい。又不純物はりんでもよ
い。又図では、こうして形成されたＮ型層があら
かじめ形成されたＰ型層の内側に存在している場
合を示しているが、これは逆にＮ層がＰ層の外側
に出てもPN接合が形成されていればかまわな
い。又Asのかわりに、りんを用いてもよいこと
は言うまでもない。
第５図は本発明の第３の実施例を示すもので、
第２図ｄのプロセスが終了した後さらに、多結晶
シリコンを一部エツチング除去することにより基
板と接触している多結晶シリコン層を、キヤパシ
タのゲート電極を形成している部分から切り離し
た状態を示している。この場合のエツチングは帯
電効果の少い、溶液や等方法的なドライエツチン
グを用いるとよい。又その他の帯電効果の少いエ
ツチング方法なら何を用いてもよい。又接触部の
多結晶シリコン及び基板シリコンをすべて、ある
いは一部エツチング除去してももちろんかまわな
い。第６図ａ，ｂはそれぞれ本発明の第４、第５
の実施例を示すものである。第６図ａ，ｂは共
に、基板と接触する多結晶シリコン膜の分離にエ
ツチングを用いず選択的に酸化を行う方法で行つ
たものである。即第６図ａではシリコン窒化膜２
１を用いて選択酸化を行い基板と接触する部分の
多結晶シリコンをすべて酸化したしまつた場合で
あり、第６図ｂは一部のみ酸化を行いゲート電極
部の多結晶シリコン部から基板と接触している多
結晶シリコンを分離したものである。
第２図ｄのプロセスが終了した後さらに、多結晶
シリコンを一部エツチング除去することにより基
板と接触している多結晶シリコン層を、キヤパシ
タのゲート電極を形成している部分から切り離し
た状態を示している。この場合のエツチングは帯
電効果の少い、溶液や等方法的なドライエツチン
グを用いるとよい。又その他の帯電効果の少いエ
ツチング方法なら何を用いてもよい。又接触部の
多結晶シリコン及び基板シリコンをすべて、ある
いは一部エツチング除去してももちろんかまわな
い。第６図ａ，ｂはそれぞれ本発明の第４、第５
の実施例を示すものである。第６図ａ，ｂは共
に、基板と接触する多結晶シリコン膜の分離にエ
ツチングを用いず選択的に酸化を行う方法で行つ
たものである。即第６図ａではシリコン窒化膜２
１を用いて選択酸化を行い基板と接触する部分の
多結晶シリコンをすべて酸化したしまつた場合で
あり、第６図ｂは一部のみ酸化を行いゲート電極
部の多結晶シリコン部から基板と接触している多
結晶シリコンを分離したものである。
以上、Ｐ型の多結晶シリコンの形成は、イオン
注入による場合についてのみ述べたが、これは熱
拡散を用いてもよく又、不順物をドープされた多
結晶シリコンをそのまま堆積させてもよい。又第
２の実施例でｎ型不純物を基板に導入するに際し
As及びＰのイオン注入を用いる場合についての
み述べたがこれはPOCl3等を用いたりんの熱拡散
でもよいことは言うまでもない。もちろんこの場
合はフオトレジストではなくSiO2やシリコン窒
化膜等のマスクが用いられる。
注入による場合についてのみ述べたが、これは熱
拡散を用いてもよく又、不順物をドープされた多
結晶シリコンをそのまま堆積させてもよい。又第
２の実施例でｎ型不純物を基板に導入するに際し
As及びＰのイオン注入を用いる場合についての
み述べたがこれはPOCl3等を用いたりんの熱拡散
でもよいことは言うまでもない。もちろんこの場
合はフオトレジストではなくSiO2やシリコン窒
化膜等のマスクが用いられる。
更につけ加えるなら、Ｐ型の多結晶シリコンを
用いた場合、多結晶シリコン膜形成後に高温プロ
セスを長時間行うと多結晶シリコン中のボロンが
薄いゲート（キヤパシタ）絶縁膜を通して基板に
拡散されるという現象が生じる。これを防ぐには
ゲート絶縁膜としてボロンの拡散の生じ難いシリ
コン窒化膜を用いればよい。これには特にSi基板
を直接熱窒化して得られる絶縁膜がよい。
用いた場合、多結晶シリコン膜形成後に高温プロ
セスを長時間行うと多結晶シリコン中のボロンが
薄いゲート（キヤパシタ）絶縁膜を通して基板に
拡散されるという現象が生じる。これを防ぐには
ゲート絶縁膜としてボロンの拡散の生じ難いシリ
コン窒化膜を用いればよい。これには特にSi基板
を直接熱窒化して得られる絶縁膜がよい。
第７図は多結晶シリコン中にPN接合が形成さ
れた例である。ここではＮ型の多結晶シリコン披
着後、基板との接触部にボロンをイオン注入し、
この部分及び基板表面をＰ形にしている。その後
エツチング加工するが、キヤパシタ部ではボロン
の拡散がないのでキヤパシタの閾値変動が少な
く、又、多結晶シリコン中のPN接合であるので
ウエハー内に接合形成する場合に比べ逆方向耐圧
を低くできる。
れた例である。ここではＮ型の多結晶シリコン披
着後、基板との接触部にボロンをイオン注入し、
この部分及び基板表面をＰ形にしている。その後
エツチング加工するが、キヤパシタ部ではボロン
の拡散がないのでキヤパシタの閾値変動が少な
く、又、多結晶シリコン中のPN接合であるので
ウエハー内に接合形成する場合に比べ逆方向耐圧
を低くできる。
以上の説明はすべてＰ型基板でのみ行つて来た
がｎ型基板でも同様に適用出来る。
がｎ型基板でも同様に適用出来る。
又ｎ、Ｐ両方の領域をもつ基板即CMOSへの
応用も同様に適用出来る。
応用も同様に適用出来る。
第１図は従来一般的なダイナミツクメモリセル
を示す回路構成図、第２図ａ〜ｅは本発明の一実
施例に係わる半導体記憶装置製造工程を示す断面
図、第３図は上記実施例装置のメモリセル配列構
造を示す平面図、第４図、第５図、第６図ａ〜ｂ
及び第７図はそれぞれ他の実施例の要部構成を示
す断面図である。 図において、１……トランジスタ素子、２……
容量素子、３……ワードライン、４……ビツトラ
イン、１１……シリコン基板（半導体基板）、１
２……フイールド酸化膜、１３……ゲート絶縁
膜、１４……Ｐ型多結晶シリコン膜、１５……Ｐ
型拡散層（同導電型領域）、１６，１９……レジ
スト、１７……絶縁膜、１８……Al配線膜、２
０……Ｎ型拡散層。
を示す回路構成図、第２図ａ〜ｅは本発明の一実
施例に係わる半導体記憶装置製造工程を示す断面
図、第３図は上記実施例装置のメモリセル配列構
造を示す平面図、第４図、第５図、第６図ａ〜ｂ
及び第７図はそれぞれ他の実施例の要部構成を示
す断面図である。 図において、１……トランジスタ素子、２……
容量素子、３……ワードライン、４……ビツトラ
イン、１１……シリコン基板（半導体基板）、１
２……フイールド酸化膜、１３……ゲート絶縁
膜、１４……Ｐ型多結晶シリコン膜、１５……Ｐ
型拡散層（同導電型領域）、１６，１９……レジ
スト、１７……絶縁膜、１８……Al配線膜、２
０……Ｎ型拡散層。
Claims (1)
- 【特許請求の範囲】 １ トランジスタ素子及び容量素子からなるダイ
ナミツクメモリセルを複数個集積化してなる半導
体記憶装置の製造方法に於て、半導体基板上に上
記メモリセルの容量素子を構成するための絶縁膜
を形成する工程と、前記絶縁膜を一部除去して基
板表面の露出した第１の領域を形成する工程と、
全面に基板と同導電型の不純物の添加領域を含ん
だ導電膜を形成する工程と、所望のマスクを用
い、上記導電膜を選択エツチングするとともにそ
の一部を上記第１の領域の少くとも一部に残存せ
しめる工程とを具備したことを特徴とする半導体
記憶装置の製造方法。 ２ 導電膜を選択エツチングした後、少くとも第
１の領域と、前記導電膜の接する部分を含む領域
の半導体基板内に基板と反対導伝型の不純物がド
ーピングされる工程を具備したことを特徴とする
前記特許請求の範囲第１項記載の半導体記憶装置
の製造方法。 ３ 導電膜を選択エツチングした後、第１の領域
と接続する前記導電膜を、メモリキヤパシタの電
極を形成する前記導電膜から電気的に絶縁する工
程を具備してなることを特徴とする前記特許請求
の範囲第１項記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227402A JPS59121867A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
| DE8383303603T DE3380582D1 (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
| EP83303603A EP0102696B1 (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
| US06/506,593 US4543597A (en) | 1982-06-30 | 1983-06-22 | Dynamic semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227402A JPS59121867A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121867A JPS59121867A (ja) | 1984-07-14 |
| JPH0338749B2 true JPH0338749B2 (ja) | 1991-06-11 |
Family
ID=16860263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227402A Granted JPS59121867A (ja) | 1982-06-30 | 1982-12-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121867A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255265A (ja) * | 1991-02-07 | 1992-09-10 | Nec Yamagata Ltd | 半導体装置の製造方法 |
-
1982
- 1982-12-28 JP JP57227402A patent/JPS59121867A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121867A (ja) | 1984-07-14 |
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