JPH0338881A - 縦型絶縁ゲート電界効果トランジスタ - Google Patents
縦型絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH0338881A JPH0338881A JP1174601A JP17460189A JPH0338881A JP H0338881 A JPH0338881 A JP H0338881A JP 1174601 A JP1174601 A JP 1174601A JP 17460189 A JP17460189 A JP 17460189A JP H0338881 A JPH0338881 A JP H0338881A
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- JP
- Japan
- Prior art keywords
- gate
- drain
- type
- diode
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果ｌ・ランジスタに関し、特
に、電力用のスイッチング用トランジスタに関する。
に、電力用のスイッチング用トランジスタに関する。
現在、電力用絶縁ゲート電界効果トランジスタ（以下パ
ワーＭＯＳＦＥＴと記す）は、高速性と１、 熱暴走しにくいことなどからモーター・アクチュエータ
ー リレーなど、コイルを負荷として使われている。特
にバイポーラ−トランジスタに比べて多数キャリアで動
作するパワーＭＯＳＦＥＴは、発熱するとオン抵抗が上
がり、ドレイン電流を減らすためチップの一部に発熱が
集中しにくく、熱暴走しにくい。ところがパワーＭＯＳ
ＦＥＴはオン時の動作は多数キャリア動作のため熱暴走
しにくいが、コイル負荷でオフする際に発生するコイル
の逆起電力サージが特に問題となっている。
ワーＭＯＳＦＥＴと記す）は、高速性と１、 熱暴走しにくいことなどからモーター・アクチュエータ
ー リレーなど、コイルを負荷として使われている。特
にバイポーラ−トランジスタに比べて多数キャリアで動
作するパワーＭＯＳＦＥＴは、発熱するとオン抵抗が上
がり、ドレイン電流を減らすためチップの一部に発熱が
集中しにくく、熱暴走しにくい。ところがパワーＭＯＳ
ＦＥＴはオン時の動作は多数キャリア動作のため熱暴走
しにくいが、コイル負荷でオフする際に発生するコイル
の逆起電力サージが特に問題となっている。
第７図は従来のパワーＭＯＳＦＥＴを示す半導体チップ
の断面図、第８図はコイル負荷駆動時の等価回路図であ
る。
の断面図、第８図はコイル負荷駆動時の等価回路図であ
る。
ＤｉはＰベース領域５とＮ−ドレイン領域１間の接合ダ
イオード、ＴｒはＰベース領域、Ｎ＋ソース領域６．Ｎ
−ドレイン領域をそれぞれベース、エミッタ、コレクタ
とする寄生トランジスタ、ＲＢは寄生ベース抵抗である
。
イオード、ＴｒはＰベース領域、Ｎ＋ソース領域６．Ｎ
−ドレイン領域をそれぞれベース、エミッタ、コレクタ
とする寄生トランジスタ、ＲＢは寄生ベース抵抗である
。
第９図はコイル負荷駆動時の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
）ワー
最初オンしていたパワーＭＯＳＦＥＴがｔｏｆｆでオフ
するとコイルＬに逆起電力が発生し、ドレイン・ソース
間電圧■Ｄ３が急上昇し、ドレイン・ソース間降伏電圧
ＢＶＤＳに至ってコイルに蓄積されたエネルギーを放電
し始める。この放電はドレイン・ソース間の降伏電流で
行なわれるが、ノくワーＭＯ３ＦＥＴにおいては構造上
寄生トランジスタＴｒができてしまうため、ドレイン・
ソース間降伏電流は、寄生トランジスタＴｒにも流れて
しまう。この電流は寄生トランジスタＴｒのベス電位を
上昇させいわゆるラッチバックを引きおこし熱暴走に至
る。
するとコイルＬに逆起電力が発生し、ドレイン・ソース
間電圧■Ｄ３が急上昇し、ドレイン・ソース間降伏電圧
ＢＶＤＳに至ってコイルに蓄積されたエネルギーを放電
し始める。この放電はドレイン・ソース間の降伏電流で
行なわれるが、ノくワーＭＯ３ＦＥＴにおいては構造上
寄生トランジスタＴｒができてしまうため、ドレイン・
ソース間降伏電流は、寄生トランジスタＴｒにも流れて
しまう。この電流は寄生トランジスタＴｒのベス電位を
上昇させいわゆるラッチバックを引きおこし熱暴走に至
る。
これを防止するため、ドレイン・ソース間にツェナーダ
イオードを入れて放電電流をこのツェナーダイオードに
流すことが行なわれている。
イオードを入れて放電電流をこのツェナーダイオードに
流すことが行なわれている。
またバイポーラ−トランジスタではベース・ドレイン間
にツェナーダイオードを入れてツェナーを降伏させてベ
ース電流を流すことでトランジスタをオンさせ放電電流
を流すことが行なわれている。
にツェナーダイオードを入れてツェナーを降伏させてベ
ース電流を流すことでトランジスタをオンさせ放電電流
を流すことが行なわれている。
上述した従来のパワーＭＯＳＦＥＴでは、寄生トランジ
スタのラッチバックを防止するためドレイン・ソース間
にツェナー・ダイオードを挿入してコイルの放電電流を
流していた。このツェナー・ダイオードは大きい放電電
流を流しても、本体の寄生トランジスタの降伏電圧を越
えないようにするため降伏時の動作抵抗を下げる必要が
あり、必然的に大面積になるという欠点がある。
スタのラッチバックを防止するためドレイン・ソース間
にツェナー・ダイオードを挿入してコイルの放電電流を
流していた。このツェナー・ダイオードは大きい放電電
流を流しても、本体の寄生トランジスタの降伏電圧を越
えないようにするため降伏時の動作抵抗を下げる必要が
あり、必然的に大面積になるという欠点がある。
本発明の縦型絶縁ゲート電界効果トランジスタは、 保
護用の双方向ツェナーダイオードをゲート・ソース間及
びドレイン・ゲート間にそれぞれ挿入して縦型絶縁ゲー
ト電界効果トランジスタ本体と同一チップ上に集積して
なるというものである。
護用の双方向ツェナーダイオードをゲート・ソース間及
びドレイン・ゲート間にそれぞれ挿入して縦型絶縁ゲー
ト電界効果トランジスタ本体と同一チップ上に集積して
なるというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は一実施例の等価回路図である。
、第２図は一実施例の等価回路図である。
ケート・ソース間には、双方向ツェナータイオード２゜
ｓ （Ｎ型ポリシリコン膜１０−１．Ｐ”型ポリシリコ
ン膜１１．Ｎ型ポリシリコン膜１〇−２からなる）を接
続する。ドレイン・ゲート間にはＮ−ドレイン領域１中
に形成したＮ＋ドレイン領域２．Ｐ型拡散層３．Ｎ＋型
型数散層４らなる双方向ツェナーダイオードＺＤＯを接
続する。
ｓ （Ｎ型ポリシリコン膜１０−１．Ｐ”型ポリシリコ
ン膜１１．Ｎ型ポリシリコン膜１〇−２からなる）を接
続する。ドレイン・ゲート間にはＮ−ドレイン領域１中
に形成したＮ＋ドレイン領域２．Ｐ型拡散層３．Ｎ＋型
型数散層４らなる双方向ツェナーダイオードＺＤＯを接
続する。
ツェナーダイオード２゜Ｓは本体のゲートポリシリコン
に連続して形成する。ＺＯＳの降伏電圧は２５〜４５Ｖ
として、サージ吸収時にゲート酸化膜８が破壊しないよ
うにする。
に連続して形成する。ＺＯＳの降伏電圧は２５〜４５Ｖ
として、サージ吸収時にゲート酸化膜８が破壊しないよ
うにする。
ツェナーダイオードＺＤＧはＮ−ドレイン領域１中にイ
オン注入と、押込で形成する。降伏電圧を本体ＦＥＴの
降伏電圧より下げるためドレインと同一導電型でドレイ
ン層よりやや高濃度の層２を形成しておき、この中にツ
ェナーダイオードを形成する。ダイオードの表面端子は
ゲートポリシリコンと接続する。
オン注入と、押込で形成する。降伏電圧を本体ＦＥＴの
降伏電圧より下げるためドレインと同一導電型でドレイ
ン層よりやや高濃度の層２を形成しておき、この中にツ
ェナーダイオードを形成する。ダイオードの表面端子は
ゲートポリシリコンと接続する。
第３図は一実施例によるコイル負荷駆動時の回路図、第
４図は動作を説明するためのタイミング５、τ、 チャートである。
４図は動作を説明するためのタイミング５、τ、 チャートである。
ツェナーダイオードＺＤＯの降伏電圧Ｂ Ｖ ＺＤＯは
以下の条件を満たすように設計する。
以下の条件を満たすように設計する。
Ｂ Ｖ ＺＤＯ＜ Ｌ Ｖ ＣＥＲＢ Ｖ ｚｏｓ 。
Ｌ Ｖ ｃｇ＊・・・・・・寄生トランジスタのラッチ
バック電圧、 ＢＶｗａｓ・・・・・・ツェナーダイオード２゜Ｓの降
伏電圧、 Ｂ Ｖ ｚｏｓは以下の条件を満たすように設計する。
バック電圧、 ＢＶｗａｓ・・・・・・ツェナーダイオード２゜Ｓの降
伏電圧、 Ｂ Ｖ ｚｏｓは以下の条件を満たすように設計する。
Ｖｏ８（。ｎ） ＜ Ｂ Ｖ ＺＱＳ ＜ Ｖ （Ｂ！
（ｍａ Ｘ） ７ＶＧ１１（。ｎ）・・・・・・パワ
ーＭＯＳＦＥＴがオンする時のゲート電圧、 ■ｏ８（□、り・・・・・・ゲート破壊電圧ゲート電圧
が上昇してパワーＭＯＳＦＥＴがオすると、次式 ％式％） に従ってドレイン電流が上昇し、ドレイン電圧はＶＤＳ
（。、、）となる。ｔｏｆｆで入力電圧は下がりパワー
ＭＯＳＦＥＴのドレイン電圧は急上昇しはじめるがＢ
Ｖ ａｓ 十Ｂ Ｖ ＺＤＧを越えた瞬間にパワーＭＯ
８−６ニ ＦＥＴのドレイン電圧の上昇を抑えるようにゲト電圧が
印加される。
（ｍａ Ｘ） ７ＶＧ１１（。ｎ）・・・・・・パワ
ーＭＯＳＦＥＴがオンする時のゲート電圧、 ■ｏ８（□、り・・・・・・ゲート破壊電圧ゲート電圧
が上昇してパワーＭＯＳＦＥＴがオすると、次式 ％式％） に従ってドレイン電流が上昇し、ドレイン電圧はＶＤＳ
（。、、）となる。ｔｏｆｆで入力電圧は下がりパワー
ＭＯＳＦＥＴのドレイン電圧は急上昇しはじめるがＢ
Ｖ ａｓ 十Ｂ Ｖ ＺＤＧを越えた瞬間にパワーＭＯ
８−６ニ ＦＥＴのドレイン電圧の上昇を抑えるようにゲト電圧が
印加される。
つまり、小電力のツェナーダイオードＺＤＧでも本体の
パワーＭＯＳＦＥＴの増幅作用を使って充分大きな放電
電流を流すことができる。
パワーＭＯＳＦＥＴの増幅作用を使って充分大きな放電
電流を流すことができる。
第５図は本発明の他の実施例を示す半導体チップの断面
図、第６図はその等価回路図である。
図、第６図はその等価回路図である。
この実施例では、ツェナーダイオードＺＤＧＩ。
ＺＤＧ２をＮ−ドレイン領域内にではなく、ゲートポリ
シリコンに連続してポリシリコンツェナーダイオードと
して形成する。つまりＺＤＯＩ、ＺＤＧ２はＮ型ポリシ
リコン膜１０−１．１０−２，１０３、Ｐ＋型ポリシリ
コン膜１１−１．１１−２からなっている。この実施例
ではＢ Ｖ ＺＤＧがＮ−ドレイン領域と無関係に決め
られるため、より自由度が太きいという利点がある。
シリコンに連続してポリシリコンツェナーダイオードと
して形成する。つまりＺＤＯＩ、ＺＤＧ２はＮ型ポリシ
リコン膜１０−１．１０−２，１０３、Ｐ＋型ポリシリ
コン膜１１−１．１１−２からなっている。この実施例
ではＢ Ｖ ＺＤＧがＮ−ドレイン領域と無関係に決め
られるため、より自由度が太きいという利点がある。
以上説明したように、本発明はドレイン・ゲート間とゲ
ート・ソース間に双方向ツェナー・ダイオードを挿入す
ることによって、小さい面積の７＝ ） ツェナーダイオードで大きいザージ電流を吸収すること
ができ、保護用ダイオードを備えた縦型絶縁ゲート電界
効果トランジスタのチップ面積を小さくすることができ
る効果がある。
ート・ソース間に双方向ツェナー・ダイオードを挿入す
ることによって、小さい面積の７＝ ） ツェナーダイオードで大きいザージ電流を吸収すること
ができ、保護用ダイオードを備えた縦型絶縁ゲート電界
効果トランジスタのチップ面積を小さくすることができ
る効果がある。
第１図及び第２図はそれぞれ本発明の一実施例を示す半
導体チップの断面図及び等価回路図、第３図及び第４図
はそれぞれ一実施例によるコイル負荷駆動時の等価回路
図及びタイミングチャート、第５図及び第６図は他の実
施例を示す半導体チップの断面図及び等価回路図、第７
図は従来例を示す半導体チップの断面図、第８図及び第
９図は従来例によるコイル負荷駆動時の等価回路図及び
タイミングチャートである。 １・・・・・・Ｎ−ドレイン領域、２・・・・・・Ｎ＋
ドレイン領域、３・・・・・・Ｐ型拡散層、４・・・・
・・Ｎ＋型型数散層５・・・・・・Ｐベース領域、６・
・・・・・Ｎ＋ンース領域、７・・・・・・Ｐウェル、
８・・・・・・ゲート絶縁膜、９・・・・・・ゲート電
極、１０−１〜１０−４・・・・・・Ｎ型ポリシＢ 、”１ リコン膜、 １１゜ １ １−１゜ ２・・・・・・Ｐ＋型ポ リシリコン膜。
導体チップの断面図及び等価回路図、第３図及び第４図
はそれぞれ一実施例によるコイル負荷駆動時の等価回路
図及びタイミングチャート、第５図及び第６図は他の実
施例を示す半導体チップの断面図及び等価回路図、第７
図は従来例を示す半導体チップの断面図、第８図及び第
９図は従来例によるコイル負荷駆動時の等価回路図及び
タイミングチャートである。 １・・・・・・Ｎ−ドレイン領域、２・・・・・・Ｎ＋
ドレイン領域、３・・・・・・Ｐ型拡散層、４・・・・
・・Ｎ＋型型数散層５・・・・・・Ｐベース領域、６・
・・・・・Ｎ＋ンース領域、７・・・・・・Ｐウェル、
８・・・・・・ゲート絶縁膜、９・・・・・・ゲート電
極、１０−１〜１０−４・・・・・・Ｎ型ポリシＢ 、”１ リコン膜、 １１゜ １ １−１゜ ２・・・・・・Ｐ＋型ポ リシリコン膜。
Claims (1)
- 保護用の双方向ツェナーダイオードをゲート・ソース間
及びドレイン・ゲート間にそれぞれ挿入して縦型絶縁ゲ
ート電界効果トランジスタ本体と同一チップ上に集積し
てなることを特徴とする縦型絶縁ゲート電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174601A JP2762581B2 (ja) | 1989-07-05 | 1989-07-05 | 縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174601A JP2762581B2 (ja) | 1989-07-05 | 1989-07-05 | 縦型絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338881A true JPH0338881A (ja) | 1991-02-19 |
| JP2762581B2 JP2762581B2 (ja) | 1998-06-04 |
Family
ID=15981430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174601A Expired - Lifetime JP2762581B2 (ja) | 1989-07-05 | 1989-07-05 | 縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762581B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0520168A3 (ja) * | 1991-06-12 | 1995-05-17 | Fuji Electric Co Ltd | |
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2003068759A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 半導体装置およびその製造方法 |
| WO2008153142A1 (ja) * | 2007-06-15 | 2008-12-18 | Rohm Co., Ltd. | 半導体装置 |
| JP2015185618A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-07-05 JP JP1174601A patent/JP2762581B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0520168A3 (ja) * | 1991-06-12 | 1995-05-17 | Fuji Electric Co Ltd | |
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| JP2003068759A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 半導体装置およびその製造方法 |
| WO2008153142A1 (ja) * | 2007-06-15 | 2008-12-18 | Rohm Co., Ltd. | 半導体装置 |
| US8217419B2 (en) | 2007-06-15 | 2012-07-10 | Rohm Co., Ltd. | Semiconductor device |
| US8729605B2 (en) | 2007-06-15 | 2014-05-20 | Rohm Co., Ltd. | Semiconductor switch device |
| US9419127B2 (en) | 2007-06-15 | 2016-08-16 | Rohm Co., Ltd. | Semiconductor device including switching devices in an epitaxial layer |
| JP2015185618A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2762581B2 (ja) | 1998-06-04 |
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Legal Events
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|---|---|---|---|
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