JPH0823098A - 双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法 - Google Patents
双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法Info
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- JPH0823098A JPH0823098A JP6321661A JP32166194A JPH0823098A JP H0823098 A JPH0823098 A JP H0823098A JP 6321661 A JP6321661 A JP 6321661A JP 32166194 A JP32166194 A JP 32166194A JP H0823098 A JPH0823098 A JP H0823098A
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- Y10S148/126—Power FETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 通常のＭＯＳＦＥＴのオン抵抗を備え、しか
もドレイン端子とボディ端子との間に逆並列ダイオード
を動作させない双方向電流阻止ＭＯＳＦＥＴを提供し、
コンピュータ若しくはその他の装置に供給される電力の
大幅な減少を防止することを目的とする。 【構成】 半導体基板と、各々、第１電源と第２電源と
に接続されるための、基板に形成された第１Ｎ領域と、
第２Ｎ領域と、基板内に形成されていると共に、グラン
ドに接続されたＰ＋ボディ領域と、基板内のＰ＋ボディ
領域の上に形成されると共に、第１Ｎ領域と第２Ｎ領域
との間に配置されたチャネル領域を有するＰ−エピタキ
シャル領域と、第１Ｎ領域と第２Ｎ領域とチャネル領域
を覆うように、基板の上に配置された薄いＰ＋閾値電圧
調節層と、チャネル領域と第１Ｎ領域と第２Ｎ領域の上
に形成された酸化膜と、酸化膜の上に形成されたゲート
とからなる。
もドレイン端子とボディ端子との間に逆並列ダイオード
を動作させない双方向電流阻止ＭＯＳＦＥＴを提供し、
コンピュータ若しくはその他の装置に供給される電力の
大幅な減少を防止することを目的とする。 【構成】 半導体基板と、各々、第１電源と第２電源と
に接続されるための、基板に形成された第１Ｎ領域と、
第２Ｎ領域と、基板内に形成されていると共に、グラン
ドに接続されたＰ＋ボディ領域と、基板内のＰ＋ボディ
領域の上に形成されると共に、第１Ｎ領域と第２Ｎ領域
との間に配置されたチャネル領域を有するＰ−エピタキ
シャル領域と、第１Ｎ領域と第２Ｎ領域とチャネル領域
を覆うように、基板の上に配置された薄いＰ＋閾値電圧
調節層と、チャネル領域と第１Ｎ領域と第２Ｎ領域の上
に形成された酸化膜と、酸化膜の上に形成されたゲート
とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、双方向電流阻止ＭＯＳ
ＦＥＴに関し、特に、オン抵抗の低減された双方向電流
阻止ＭＯＳＦＥＴと、双方向電流阻止ＭＯＳＦＥＴのオ
ン抵抗を低減する方法に関する。
ＦＥＴに関し、特に、オン抵抗の低減された双方向電流
阻止ＭＯＳＦＥＴと、双方向電流阻止ＭＯＳＦＥＴのオ
ン抵抗を低減する方法に関する。
【０００２】
【従来の技術】ノートブック型コンピュータ等の、バッ
テリーから電力を供給される装置を利用する場合、バッ
テリーを再充電するまで長時間利用できる装置が要求さ
れてきた。この要求によって、第１バッテリー、第２バ
ッテリー、・・・が順番に装置に接続された、カスケー
ド接続されたバッテリー回路が開発された。このような
回路には、よくＡＣ／ＤＣコンバータが備わっており、
近くにＡＣ電源があるときは、バッテリーの電力を節約
することができる。外付けのバックアップ用バッテリー
のための接続部が設けられることもある。
テリーから電力を供給される装置を利用する場合、バッ
テリーを再充電するまで長時間利用できる装置が要求さ
れてきた。この要求によって、第１バッテリー、第２バ
ッテリー、・・・が順番に装置に接続された、カスケー
ド接続されたバッテリー回路が開発された。このような
回路には、よくＡＣ／ＤＣコンバータが備わっており、
近くにＡＣ電源があるときは、バッテリーの電力を節約
することができる。外付けのバックアップ用バッテリー
のための接続部が設けられることもある。
【０００３】そのような回路が図１に例示されている。
第１バッテリーＢ１と第２バッテリーＢ２が各々スイッ
チＳ１とＳ２を介して負荷Ｌに接続されており、この負
荷Ｌは、例えばノートブック型コンピュータに電力を供
給するＤＣ／ＤＣコンバータであってもよい。電源の接
続は、電位Ｖbusに保持されているバスＢを通して行わ
れる。
第１バッテリーＢ１と第２バッテリーＢ２が各々スイッ
チＳ１とＳ２を介して負荷Ｌに接続されており、この負
荷Ｌは、例えばノートブック型コンピュータに電力を供
給するＤＣ／ＤＣコンバータであってもよい。電源の接
続は、電位Ｖbusに保持されているバスＢを通して行わ
れる。
【０００４】バスＢには、ＡＣ／ＤＣコンバータＣ３が
接続されており、このＡＣ／ＤＣコンバータＣ３はスイ
ッチＳ３を介して電力を供給する。第１バッテリーＢ１
から供給される電圧はＶ１、第２バッテリーＢ２から供
給される電圧はＶ２、ＡＣ／ＤＣコンバータＣ３から供
給される電圧はＶ３である。バックアップ用バッテリー
Ｂ４もまたバスＢに接続されている。
接続されており、このＡＣ／ＤＣコンバータＣ３はスイ
ッチＳ３を介して電力を供給する。第１バッテリーＢ１
から供給される電圧はＶ１、第２バッテリーＢ２から供
給される電圧はＶ２、ＡＣ／ＤＣコンバータＣ３から供
給される電圧はＶ３である。バックアップ用バッテリー
Ｂ４もまたバスＢに接続されている。
【０００５】この複数のバッテリーを備えた回路の動作
時は、通常、任意の時刻で、スイッチＳ１、Ｓ２及びＳ
３の何れか１つが閉じ、その他のスイッチは開いた状態
となっている。例えば、第１のバッテリーＢ１からバス
Ｂへ電力が供給される場合、スイッチＳ１が閉じ、スイ
ッチＳ２及びＳ３は開いている。
時は、通常、任意の時刻で、スイッチＳ１、Ｓ２及びＳ
３の何れか１つが閉じ、その他のスイッチは開いた状態
となっている。例えば、第１のバッテリーＢ１からバス
Ｂへ電力が供給される場合、スイッチＳ１が閉じ、スイ
ッチＳ２及びＳ３は開いている。
【０００６】電源が投入若しくは遮断される時、スイッ
チＳ１、Ｓ２及びＳ３の両端の電圧は、その大きさと方
向の両方が変わることがある。このことが図２〜図４に
例示されている。図２に示されるように、例えば、バッ
テリーＢ２の出力電圧Ｖ２は、ある時刻で１４Ｖとなる
ことがある。そのときバッテリーＢ２から電力が供給さ
れるているとすると、バス電位Ｖbusも１４Ｖとなる。
バッテリーＢ１は、十分に充電されている場合、その出
力電圧Ｖ１は１８Ｖとなる。この場合、スイッチＳ１の
左側が右側より高電位になる。一方、バッテリーＢ１が
放電し、例えば、Ｖ１＝６Ｖとなっている以外は同じ状
態を仮定すると、この場合、スイッチＳ１の右側が左側
より高電位になる。その様子が図３に示されている。第
３の例が図４に例示されており、この例ではバッテリー
Ｂ１は放電し、バッテリーＢ２は十分に充電されてい
て、バスＢはＡＣ／ＤＣコンバータＣ１によって電力を
供給されている。この例では、Ｖ１＝６Ｖ、Ｖ２＝１７
Ｖ、Ｖ３＝１２Ｖとなっている。この場合、スイッチＳ
１の右側はスイッチＳ１の左側より高電位となり、スイ
ッチＳ２はその左側が高電位となる。
チＳ１、Ｓ２及びＳ３の両端の電圧は、その大きさと方
向の両方が変わることがある。このことが図２〜図４に
例示されている。図２に示されるように、例えば、バッ
テリーＢ２の出力電圧Ｖ２は、ある時刻で１４Ｖとなる
ことがある。そのときバッテリーＢ２から電力が供給さ
れるているとすると、バス電位Ｖbusも１４Ｖとなる。
バッテリーＢ１は、十分に充電されている場合、その出
力電圧Ｖ１は１８Ｖとなる。この場合、スイッチＳ１の
左側が右側より高電位になる。一方、バッテリーＢ１が
放電し、例えば、Ｖ１＝６Ｖとなっている以外は同じ状
態を仮定すると、この場合、スイッチＳ１の右側が左側
より高電位になる。その様子が図３に示されている。第
３の例が図４に例示されており、この例ではバッテリー
Ｂ１は放電し、バッテリーＢ２は十分に充電されてい
て、バスＢはＡＣ／ＤＣコンバータＣ１によって電力を
供給されている。この例では、Ｖ１＝６Ｖ、Ｖ２＝１７
Ｖ、Ｖ３＝１２Ｖとなっている。この場合、スイッチＳ
１の右側はスイッチＳ１の左側より高電位となり、スイ
ッチＳ２はその左側が高電位となる。
【０００７】要するに、スイッチＳ１〜Ｓ３のいずれ
も、どちらの方向の電圧にも耐えられなければならな
い。確実にわかっているのは、これらのスイッチに印加
される電位は、全てグランド電位よりは高いということ
だけである。
も、どちらの方向の電圧にも耐えられなければならな
い。確実にわかっているのは、これらのスイッチに印加
される電位は、全てグランド電位よりは高いということ
だけである。
【０００８】前記回路にはまた、図５に例示されている
ような内部充電器が備え付けられていてもよい。充電器
Ｃ５は、スイッチＳ４を介してバッテリーＢ１に接続さ
れており、かつスイッチＳ５を介してバッテリーＢ２に
接続されている。充電器Ｃ５には、ＡＣ／ＤＣコンバー
タＣ３の出力端から電力を供給するか、（所望に応じ
て）ＡＣ電源から直接電力を供給することもできる。図
６に例示されているように、充電器Ｃ５は、バッテリー
を迅速に充電するために、２４Ｖ程度の高い電圧を出力
することができる。図６に例示された状態では、バッテ
リーＢ２が充電中で、バッテリーＢ１の出力電圧Ｖ１は
１２Ｖである。従って、スイッチＳ４は、１２Ｖの電位
差に耐えなければならない。しかしながら、繰り返し充
電可能なバッテリーは、十分に放電することで寿命が延
びることが知られているので、Ｖ１は６Ｖ以下になるこ
ともあり、この場合スイッチＳ４は、その左側が高電位
となり、１８Ｖ以上の電圧に耐えなければならない。一
方、充電器Ｃ５は、動作していないときは短絡特性若し
くは漏れ特性を示すので、その時スイッチＳ４及びＳ５
は逆方向の電圧に耐えなければならない。従って、スイ
ッチＳ４及びＳ５は、双方向の電流を阻止できなければ
ならない。
ような内部充電器が備え付けられていてもよい。充電器
Ｃ５は、スイッチＳ４を介してバッテリーＢ１に接続さ
れており、かつスイッチＳ５を介してバッテリーＢ２に
接続されている。充電器Ｃ５には、ＡＣ／ＤＣコンバー
タＣ３の出力端から電力を供給するか、（所望に応じ
て）ＡＣ電源から直接電力を供給することもできる。図
６に例示されているように、充電器Ｃ５は、バッテリー
を迅速に充電するために、２４Ｖ程度の高い電圧を出力
することができる。図６に例示された状態では、バッテ
リーＢ２が充電中で、バッテリーＢ１の出力電圧Ｖ１は
１２Ｖである。従って、スイッチＳ４は、１２Ｖの電位
差に耐えなければならない。しかしながら、繰り返し充
電可能なバッテリーは、十分に放電することで寿命が延
びることが知られているので、Ｖ１は６Ｖ以下になるこ
ともあり、この場合スイッチＳ４は、その左側が高電位
となり、１８Ｖ以上の電圧に耐えなければならない。一
方、充電器Ｃ５は、動作していないときは短絡特性若し
くは漏れ特性を示すので、その時スイッチＳ４及びＳ５
は逆方向の電圧に耐えなければならない。従って、スイ
ッチＳ４及びＳ５は、双方向の電流を阻止できなければ
ならない。
【０００９】上述された事柄は、スイッチＳ１〜Ｓ５が
機械的なスイッチからなる場合、問題とならない。しか
し、このようなスイッチは半導体技術、特にＭＯＳＦＥ
Ｔ技術を用いて製造されることが好ましい。電力用ＭＯ
ＳＦＥＴは通常ソース・ボディ間が短絡されて製造さ
れ、内在する（ｉｎｔｒｉｎｓｉｃ）バイポーラトラン
ジスタ（ソース領域、ボディ領域及びドレイン領域によ
って形成されている）が常にターンオフした状態にるよ
うになっている。従来技術によると、ソース・ボディ間
を良好に短絡することが、信頼性が高く、“寄生バイポ
ーラトランジスタ”の影響のない電力用ＭＯＳＦＥＴの
動作にとって基本的であると教えている。
機械的なスイッチからなる場合、問題とならない。しか
し、このようなスイッチは半導体技術、特にＭＯＳＦＥ
Ｔ技術を用いて製造されることが好ましい。電力用ＭＯ
ＳＦＥＴは通常ソース・ボディ間が短絡されて製造さ
れ、内在する（ｉｎｔｒｉｎｓｉｃ）バイポーラトラン
ジスタ（ソース領域、ボディ領域及びドレイン領域によ
って形成されている）が常にターンオフした状態にるよ
うになっている。従来技術によると、ソース・ボディ間
を良好に短絡することが、信頼性が高く、“寄生バイポ
ーラトランジスタ”の影響のない電力用ＭＯＳＦＥＴの
動作にとって基本的であると教えている。
【００１０】ソース領域とボディ領域とを短絡すること
によって、ＭＯＳＦＥＴのドレイン端子とボディ端子と
の間に、ＭＯＳＦＥＴと電気的に並列なダイオードが形
成される。ＰチャネルＭＯＳＦＥＴでは、ダイオードの
アノードはドレインに接続されており、ＮチャネルＭＯ
ＳＦＥＴでは、ダイオードのカソードがドレインに接続
されている。従って、このようなＭＯＳＦＥＴでは、ソ
ース・ボディ端子とドレイン端子との間に、“逆並列”
ダイオードが順方向バイアスされるような電圧を印加し
てはならない。図７〜図１０では、各々、バーチカルＮ
チャネルＤＭＯＳ（二重拡散ＭＯＳＦＥＴ）の逆並列ダ
イオードの極性（図７）と、バーチカルＰチャネルＤＭ
ＯＳデバイスの逆並列ダイオードの極性（図８）と、ラ
テラルＮチャネルデバイスの逆並列ダイオードの極性
（図９）と、ラテラルＮチャネルＤＭＯＳデバイスの逆
並列ダイオードの極性（図１０）とが破線によって表さ
れている。
によって、ＭＯＳＦＥＴのドレイン端子とボディ端子と
の間に、ＭＯＳＦＥＴと電気的に並列なダイオードが形
成される。ＰチャネルＭＯＳＦＥＴでは、ダイオードの
アノードはドレインに接続されており、ＮチャネルＭＯ
ＳＦＥＴでは、ダイオードのカソードがドレインに接続
されている。従って、このようなＭＯＳＦＥＴでは、ソ
ース・ボディ端子とドレイン端子との間に、“逆並列”
ダイオードが順方向バイアスされるような電圧を印加し
てはならない。図７〜図１０では、各々、バーチカルＮ
チャネルＤＭＯＳ（二重拡散ＭＯＳＦＥＴ）の逆並列ダ
イオードの極性（図７）と、バーチカルＰチャネルＤＭ
ＯＳデバイスの逆並列ダイオードの極性（図８）と、ラ
テラルＮチャネルデバイスの逆並列ダイオードの極性
（図９）と、ラテラルＮチャネルＤＭＯＳデバイスの逆
並列ダイオードの極性（図１０）とが破線によって表さ
れている。
【００１１】従って、従来のＭＯＳＦＥＴは双方向の電
流を阻止することはできないため、スイッチＳ１〜Ｓ５
として用いるのには適していない。図２〜図４には、例
として、スイッチＳ１間及びスイッチＳ２間の逆並列ダ
イオードが描かれていて、逆並列ダイオードは各スイッ
チを流れる電流を阻止する向きとなっている。しかし、
スイッチにかかる電圧の極性が反転すると、逆並列ダイ
オードは順方向バイアスされることになることは明かで
ある。
流を阻止することはできないため、スイッチＳ１〜Ｓ５
として用いるのには適していない。図２〜図４には、例
として、スイッチＳ１間及びスイッチＳ２間の逆並列ダ
イオードが描かれていて、逆並列ダイオードは各スイッ
チを流れる電流を阻止する向きとなっている。しかし、
スイッチにかかる電圧の極性が反転すると、逆並列ダイ
オードは順方向バイアスされることになることは明かで
ある。
【００１２】この問題の１つの解決法は、図１１〜図１
３に模式的に例示されているように、２個のＭＯＳＦＥ
Ｔを背中合わせに接続することである。図１１は、共通
のソースを有する一対のＮＭＯＳ素子を例示しており、
図１２は共通のドレインを有する一対のＮＭＯＳ素子を
例示しており、図１３は共通のソースを有する一対のＰ
ＭＯＳ素子を例示している。しかし、このような背中合
わせの配列ではスイッチのオン抵抗が２倍となってしま
い、コンピュータ若しくはその他の装置に供給される電
力を大きく減少させてしまう。
３に模式的に例示されているように、２個のＭＯＳＦＥ
Ｔを背中合わせに接続することである。図１１は、共通
のソースを有する一対のＮＭＯＳ素子を例示しており、
図１２は共通のドレインを有する一対のＮＭＯＳ素子を
例示しており、図１３は共通のソースを有する一対のＰ
ＭＯＳ素子を例示している。しかし、このような背中合
わせの配列ではスイッチのオン抵抗が２倍となってしま
い、コンピュータ若しくはその他の装置に供給される電
力を大きく減少させてしまう。
【００１３】従って、通常のＭＯＳＦＥＴのオン抵抗を
備え、しかもドレイン端子とボディ端子との間に逆並列
ダイオードを動作させない双方向電流阻止ＭＯＳＦＥＴ
が必要とされている。
備え、しかもドレイン端子とボディ端子との間に逆並列
ダイオードを動作させない双方向電流阻止ＭＯＳＦＥＴ
が必要とされている。
【００１４】
【発明が解決しようとする課題】本発明は、通常のＭＯ
ＳＦＥＴのオン抵抗を備え、しかもドレイン端子とボデ
ィ端子との間に逆並列ダイオードを動作させない双方向
電流阻止ＭＯＳＦＥＴを提供し、コンピュータ若しくは
その他の装置に供給される電力が大きく減少されること
を防止することを目的とする。
ＳＦＥＴのオン抵抗を備え、しかもドレイン端子とボデ
ィ端子との間に逆並列ダイオードを動作させない双方向
電流阻止ＭＯＳＦＥＴを提供し、コンピュータ若しくは
その他の装置に供給される電力が大きく減少されること
を防止することを目的とする。
【００１５】
【課題を解決するための手段】上述された目的は、グラ
ンド電位以上の第１電位を提供する第１電源と、グラン
ド電位以上の第２電位を提供する第２電源とを接続する
双方向電流阻止ＭＯＳＦＥＴであって、半導体基板と、
各々、前記第１電源と前記第２電源とに接続されるため
の、前記基板に形成された第１Ｎ領域と、第２Ｎ領域
と、前記基板内に形成されていると共に、グランドに接
続されたＰ＋ボディ領域と、前記基板内の前記Ｐ＋ボデ
ィ領域の上に形成されると共に、前記第１Ｎ領域と前記
第２Ｎ領域との間に配置されたチャネル領域を有するＰ
−エピタキシャル領域と、前記第１Ｎ領域と前記第２Ｎ
領域と前記チャネル領域を覆うように、前記基板の上に
配置された薄いＰ＋閾値電圧調節層と、前記チャネル領
域と前記第１Ｎ領域と前記第２Ｎ領域の上に形成された
酸化膜と、前記酸化膜の上に形成されたゲートとを有
し、前記第１Ｎ領域と前記第２Ｎ領域の何れもが前記Ｐ
ボディ領域と短絡されていないことを特徴とする双方向
電流阻止ＭＯＳＦＥＴを提供することによって達成され
る。
ンド電位以上の第１電位を提供する第１電源と、グラン
ド電位以上の第２電位を提供する第２電源とを接続する
双方向電流阻止ＭＯＳＦＥＴであって、半導体基板と、
各々、前記第１電源と前記第２電源とに接続されるため
の、前記基板に形成された第１Ｎ領域と、第２Ｎ領域
と、前記基板内に形成されていると共に、グランドに接
続されたＰ＋ボディ領域と、前記基板内の前記Ｐ＋ボデ
ィ領域の上に形成されると共に、前記第１Ｎ領域と前記
第２Ｎ領域との間に配置されたチャネル領域を有するＰ
−エピタキシャル領域と、前記第１Ｎ領域と前記第２Ｎ
領域と前記チャネル領域を覆うように、前記基板の上に
配置された薄いＰ＋閾値電圧調節層と、前記チャネル領
域と前記第１Ｎ領域と前記第２Ｎ領域の上に形成された
酸化膜と、前記酸化膜の上に形成されたゲートとを有
し、前記第１Ｎ領域と前記第２Ｎ領域の何れもが前記Ｐ
ボディ領域と短絡されていないことを特徴とする双方向
電流阻止ＭＯＳＦＥＴを提供することによって達成され
る。
【００１６】
【作用】本発明に基づけば、双方向電流阻止ラテラルＭ
ＯＳＦＥＴは、Ｐ＋ボディ領域を備えた基板と、Ｐ−エ
ピタキシャル領域と、このエピタキシャル領域内に形成
されたソース領域及びドレイン領域と、基板の表面に形
成された酸化膜と、この酸化膜の上に形成されたゲート
とを有する。ソース領域とボディ領域とは短絡されてお
らず、ソース領域の電位とドレイン領域の電位とは、Ｎ
チャネルＭＯＳＦＥＴでは、ボディ領域の電位よりも高
く、ＰチャネルＭＯＳＦＥＴではボディ領域の電位より
も低い。ＭＯＳＦＥＴのオン抵抗は、エピタキシャル領
域の導電率を低減し、酸化膜と、ソース領域及びドレイ
ン領域をボディ領域から分離するチャネルとの間の基板
の表面に薄い閾値電圧調節層を形成することによって低
減される。
ＯＳＦＥＴは、Ｐ＋ボディ領域を備えた基板と、Ｐ−エ
ピタキシャル領域と、このエピタキシャル領域内に形成
されたソース領域及びドレイン領域と、基板の表面に形
成された酸化膜と、この酸化膜の上に形成されたゲート
とを有する。ソース領域とボディ領域とは短絡されてお
らず、ソース領域の電位とドレイン領域の電位とは、Ｎ
チャネルＭＯＳＦＥＴでは、ボディ領域の電位よりも高
く、ＰチャネルＭＯＳＦＥＴではボディ領域の電位より
も低い。ＭＯＳＦＥＴのオン抵抗は、エピタキシャル領
域の導電率を低減し、酸化膜と、ソース領域及びドレイ
ン領域をボディ領域から分離するチャネルとの間の基板
の表面に薄い閾値電圧調節層を形成することによって低
減される。
【００１７】本発明の他の実施例に基づけば、第２のパ
ンチスルー防止注入層が基板の表面に配置されている。
ンチスルー防止注入層が基板の表面に配置されている。
【００１８】本発明の他の実施例に基づけば、双方向電
流阻止ＭＯＳＦＥＴを製造する方法は、Ｐ＋基板にＰ−
エピタキシャル層を形成する過程と、基板の表面の上に
Ｐ型閾値電圧調節層を配置する過程と、Ｐ−エピタキシ
ャル層にＮ＋ソース領域及びＮ＋ドレイン領域を形成す
る過程とを有し、このＰ型閾値電圧調節層は、Ｐ−エピ
タキシャル層とＰ＋ボディ領域の間の不純物濃度を有す
る。この方法はまた、Ｐ型閾値電圧調節層の上に酸化膜
を形成する過程と、この酸化膜の上にゲートを形成する
過程とを有する。
流阻止ＭＯＳＦＥＴを製造する方法は、Ｐ＋基板にＰ−
エピタキシャル層を形成する過程と、基板の表面の上に
Ｐ型閾値電圧調節層を配置する過程と、Ｐ−エピタキシ
ャル層にＮ＋ソース領域及びＮ＋ドレイン領域を形成す
る過程とを有し、このＰ型閾値電圧調節層は、Ｐ−エピ
タキシャル層とＰ＋ボディ領域の間の不純物濃度を有す
る。この方法はまた、Ｐ型閾値電圧調節層の上に酸化膜
を形成する過程と、この酸化膜の上にゲートを形成する
過程とを有する。
【００１９】本発明の他の実施例に基づけば、第２のＰ
−閾値電圧調節層が、Ｐ型閾値電圧調節層の上に形成さ
れ、Ｐ−エピタキシャル層が予め決められた最小値より
も低い値でのＭＯＳＦＥＴのパンチスルー現象の発生を
防止する。
−閾値電圧調節層が、Ｐ型閾値電圧調節層の上に形成さ
れ、Ｐ−エピタキシャル層が予め決められた最小値より
も低い値でのＭＯＳＦＥＴのパンチスルー現象の発生を
防止する。
【００２０】
【実施例】双方向電流阻止ＭＯＳＦＥＴ構造 図１４は、本発明に基づく双方向電流阻止ＭＯＳＦＥＴ
７００の一つのセルの断面図である。ＭＯＳＦＥＴ７０
０は好ましくは、各多結晶シリコンのゲート開口部内に
交互に配置されたソース領域とドレイン領域を備えたセ
ルであるが、ストライプ状に形成されていても良い。
７００の一つのセルの断面図である。ＭＯＳＦＥＴ７０
０は好ましくは、各多結晶シリコンのゲート開口部内に
交互に配置されたソース領域とドレイン領域を備えたセ
ルであるが、ストライプ状に形成されていても良い。
【００２１】図１４に示された実施例では、ＭＯＳＦＥ
Ｔ７００はＰ＋ボディ領域７１１を形成する基板７１０
を含む。Ｐ−エピタキシャル領域７１２が、Ｐ＋ボディ
領域７１１の上に配置されている。以下により詳しく説
明されるＰ型閾値電圧調節注入層７４０が、エピタキシ
ャル層７１２の表面に形成されており、この注入層７４
０によって双方向電流阻止ＭＯＳＦＥＴ７００の閾値電
圧が調節され、かつパンチスルー現象の発生が防止され
る。エピタキシャル領域７１２には、Ｎ＋領域７２１と
Ｎ−領域（Ｎ−ドリフト領域）７２２を備えたソース領
域７２０と、Ｎ＋領域７３１とＮ−領域（Ｎ−ドリフト
領域）７３２とを備えたドレイン領域７３０が形成され
ている。ソース領域７２０とエピタキシャル領域７１２
との接合部及びドレイン領域７３０とエピタキシャル領
域７１２との接合部は各々、内在する（ｉｎｔｒｉｎｓ
ｉｃ）ダイオードＤ１及びＤ２として表示されている。
エピタキシャル領域７１２の一部には、チャネル領域７
１３が形成されており、このチャネル領域７１３はソー
ス領域７２０とドレイン領域７３０との間に配置されて
いる。酸化膜７５０が、エピタキシャル領域７１２の表
面に形成されており、かつポリシリコンゲート７６０が
酸化膜７５０の上に形成されている。
Ｔ７００はＰ＋ボディ領域７１１を形成する基板７１０
を含む。Ｐ−エピタキシャル領域７１２が、Ｐ＋ボディ
領域７１１の上に配置されている。以下により詳しく説
明されるＰ型閾値電圧調節注入層７４０が、エピタキシ
ャル層７１２の表面に形成されており、この注入層７４
０によって双方向電流阻止ＭＯＳＦＥＴ７００の閾値電
圧が調節され、かつパンチスルー現象の発生が防止され
る。エピタキシャル領域７１２には、Ｎ＋領域７２１と
Ｎ−領域（Ｎ−ドリフト領域）７２２を備えたソース領
域７２０と、Ｎ＋領域７３１とＮ−領域（Ｎ−ドリフト
領域）７３２とを備えたドレイン領域７３０が形成され
ている。ソース領域７２０とエピタキシャル領域７１２
との接合部及びドレイン領域７３０とエピタキシャル領
域７１２との接合部は各々、内在する（ｉｎｔｒｉｎｓ
ｉｃ）ダイオードＤ１及びＤ２として表示されている。
エピタキシャル領域７１２の一部には、チャネル領域７
１３が形成されており、このチャネル領域７１３はソー
ス領域７２０とドレイン領域７３０との間に配置されて
いる。酸化膜７５０が、エピタキシャル領域７１２の表
面に形成されており、かつポリシリコンゲート７６０が
酸化膜７５０の上に形成されている。
【００２２】ソース領域７２０とドレイン領域７３０の
何れもがボディ領域７１１と短絡されていないので、Ｍ
ＯＳＦＥＴ７００は対称的な形状をしていることが注意
される。即ち、ＮチャネルＭＯＳＦＥＴ７００では、ド
レイン領域７３０はソース領域７２０よりも高い電位に
保持され、ソース領域７２０とドレイン領域７３０の両
方がボディ領域７１１よりも高い電位となる。同様に、
ＰチャネルＭＯＳＦＥＴ７００では、ドレイン領域７３
０はソース領域７２０よりも低い電位に保持され、ソー
ス領域７２０とドレイン領域７３０は、ボディ領域７１
１よりも低い電位となる。従って、以下の説明で用いら
れるように、“ソース”と“ドレイン”という用語は、
各々、Ｎ型領域７２０とＮ型領域７３０のより低い電位
の領域とより高い電位の領域を表すために任意に用いら
れることが理解される。
何れもがボディ領域７１１と短絡されていないので、Ｍ
ＯＳＦＥＴ７００は対称的な形状をしていることが注意
される。即ち、ＮチャネルＭＯＳＦＥＴ７００では、ド
レイン領域７３０はソース領域７２０よりも高い電位に
保持され、ソース領域７２０とドレイン領域７３０の両
方がボディ領域７１１よりも高い電位となる。同様に、
ＰチャネルＭＯＳＦＥＴ７００では、ドレイン領域７３
０はソース領域７２０よりも低い電位に保持され、ソー
ス領域７２０とドレイン領域７３０は、ボディ領域７１
１よりも低い電位となる。従って、以下の説明で用いら
れるように、“ソース”と“ドレイン”という用語は、
各々、Ｎ型領域７２０とＮ型領域７３０のより低い電位
の領域とより高い電位の領域を表すために任意に用いら
れることが理解される。
【００２３】基板７１０はシリコンウェハからなり、
（１５０ｍｍの寸法のウェハに対しては）最小でも３５
０μｍの厚さを有し、好ましくは配向が［１００］であ
る。基板７１０は０．０３Ω・ｃｍ未満の抵抗率を有
し、裏側面が接続される場合には０．００５Ω・ｍであ
ることが好ましい。エピタキシャル層７１２は、（以下
に説明されるように）閾値電圧調節注入層７４０の形成
によって、２Ω・ｃｍから２０Ω・ｃｍの抵抗率を有
し、典型的には３Ω・ｃｍの抵抗率を有する。Ｐ−エピ
タキシャル領域７１２は、Ｐ＋基板が上側へ拡散した後
に約１〜３μｍの厚さを有するが、Ｐ−エピタキシャル
領域７１２が形成された直後は約４〜８μｍの厚さを有
する。
（１５０ｍｍの寸法のウェハに対しては）最小でも３５
０μｍの厚さを有し、好ましくは配向が［１００］であ
る。基板７１０は０．０３Ω・ｃｍ未満の抵抗率を有
し、裏側面が接続される場合には０．００５Ω・ｍであ
ることが好ましい。エピタキシャル層７１２は、（以下
に説明されるように）閾値電圧調節注入層７４０の形成
によって、２Ω・ｃｍから２０Ω・ｃｍの抵抗率を有
し、典型的には３Ω・ｃｍの抵抗率を有する。Ｐ−エピ
タキシャル領域７１２は、Ｐ＋基板が上側へ拡散した後
に約１〜３μｍの厚さを有するが、Ｐ−エピタキシャル
領域７１２が形成された直後は約４〜８μｍの厚さを有
する。
【００２４】前記好適な実施例では、Ｎ＋ソース領域７
２０とＮ＋ドレイン領域７３１の幅は約２〜６μｍであ
り、抵抗は約２０〜２５Ω／ｃｍ2である。対称的に配
置されたドリフト領域７２２とドリフト領域７３２は、
ソース・ドレイン間の高い電圧に耐えるために用いられ
ている。ソース・ドリフト領域７２２及びドレイン・ド
リフト領域７３２の両方は、１〜４μｍの長さＬDを有
し、双方向電流阻止ＭＯＳＦＥＴが完全にオフ状態とな
ったときに３５Ｖの電圧に耐えるためには、この長さＬ
Dは２μｍであることが好ましい。これらのドリフト領
域の寸法は、側壁スペーサ酸化膜の範囲外にあるので、
Ｎ＋注入マスクによって画定されなければならない。こ
のドリフト領域７２２及び７３２の抵抗は、５００〜５
０００Ω／ｃｍ2であり、好ましくは１０００Ω／ｃｍ2
である。本発明のＮチャネルＭＯＳＦＥＴでは、ドリフ
ト領域の抵抗は、上述されたＮチャネルＭＯＳＦＥＴの
約２．５倍である。
２０とＮ＋ドレイン領域７３１の幅は約２〜６μｍであ
り、抵抗は約２０〜２５Ω／ｃｍ2である。対称的に配
置されたドリフト領域７２２とドリフト領域７３２は、
ソース・ドレイン間の高い電圧に耐えるために用いられ
ている。ソース・ドリフト領域７２２及びドレイン・ド
リフト領域７３２の両方は、１〜４μｍの長さＬDを有
し、双方向電流阻止ＭＯＳＦＥＴが完全にオフ状態とな
ったときに３５Ｖの電圧に耐えるためには、この長さＬ
Dは２μｍであることが好ましい。これらのドリフト領
域の寸法は、側壁スペーサ酸化膜の範囲外にあるので、
Ｎ＋注入マスクによって画定されなければならない。こ
のドリフト領域７２２及び７３２の抵抗は、５００〜５
０００Ω／ｃｍ2であり、好ましくは１０００Ω／ｃｍ2
である。本発明のＮチャネルＭＯＳＦＥＴでは、ドリフ
ト領域の抵抗は、上述されたＮチャネルＭＯＳＦＥＴの
約２．５倍である。
【００２５】Ｐ型閾値電圧調節注入層７４０がエピタキ
シャル領域７１２の主面に形成されている。閾値電圧調
節注入層７４０のドーパント濃度及び注入深さは、以下
に説明されるオン抵抗の最適な要件によって決定され
る。
シャル領域７１２の主面に形成されている。閾値電圧調
節注入層７４０のドーパント濃度及び注入深さは、以下
に説明されるオン抵抗の最適な要件によって決定され
る。
【００２６】ゲート酸化膜７５０の厚さは、ゲート酸化
膜７５０が耐えることのできる最大のゲート・ソース電
圧によって決定される。本件出願人による同日に出願さ
れた整理番号６２９４の出願の明細書にて説明されてい
るように、ゲート酸化膜７５０はフローティングゲート
電圧駆動回路では１０Ｖまでの電圧に耐えなければなら
ず、固定された電圧のゲート駆動回路では１５Ｖ若しく
はそれ以上（出来るだけ３０Ｖに近い電圧）に耐えなけ
ればならない。ＳｉＯ2がブレークダウンを起こす電界
強度が８ＭＶ／ｃｍであり、５０％の定格を用いるとす
れば、ゲート酸化膜７５０の厚さは、電圧対厚さの比４
０Ｖ／１０００ を用いて決定することができる。例え
ば、４００ の厚さのゲート酸化膜７５０は、１６Ｖの
定格電圧で動作し、７００ の厚さのゲート酸化膜７５
０は約２８Ｖの定格電圧で動作する。より薄いゲート酸
化膜では、臨界的な電界が幾分改良され、２００ のゲ
ート酸化膜は（８Ｖではなく）１０Ｖの定格電圧にて動
作することができる。
膜７５０が耐えることのできる最大のゲート・ソース電
圧によって決定される。本件出願人による同日に出願さ
れた整理番号６２９４の出願の明細書にて説明されてい
るように、ゲート酸化膜７５０はフローティングゲート
電圧駆動回路では１０Ｖまでの電圧に耐えなければなら
ず、固定された電圧のゲート駆動回路では１５Ｖ若しく
はそれ以上（出来るだけ３０Ｖに近い電圧）に耐えなけ
ればならない。ＳｉＯ2がブレークダウンを起こす電界
強度が８ＭＶ／ｃｍであり、５０％の定格を用いるとす
れば、ゲート酸化膜７５０の厚さは、電圧対厚さの比４
０Ｖ／１０００ を用いて決定することができる。例え
ば、４００ の厚さのゲート酸化膜７５０は、１６Ｖの
定格電圧で動作し、７００ の厚さのゲート酸化膜７５
０は約２８Ｖの定格電圧で動作する。より薄いゲート酸
化膜では、臨界的な電界が幾分改良され、２００ のゲ
ート酸化膜は（８Ｖではなく）１０Ｖの定格電圧にて動
作することができる。
【００２７】ゲート７６０は、チャネルのオン抵抗を最
小にしながら、ソース・ゲート間のパンチスルー現象の
発生を回避できる長さＬgを備えているべきである。Ｍ
ＯＳＦＥＴ７００では、長さＬgは１〜４μｍであり、
１８Ｖ若しくは２４Ｖの定格電圧での動作に対しては２
μｍであることが好ましい。
小にしながら、ソース・ゲート間のパンチスルー現象の
発生を回避できる長さＬgを備えているべきである。Ｍ
ＯＳＦＥＴ７００では、長さＬgは１〜４μｍであり、
１８Ｖ若しくは２４Ｖの定格電圧での動作に対しては２
μｍであることが好ましい。
【００２８】ＭＯＳＦＥＴ７００の動作電圧（ソース・
ドレイン間電圧）は、ＭＯＳＦＥＴ７００のオン状態で
の電流阻止能力だけでなく、ＭＯＳＦＥＴ７００内に形
成された寄生ＮＰＮバイポーラトランジスタ７７０を抑
制できるように決定され、この寄生ＮＰＮバイポーラト
ランジスタ７７０は、ソース領域７２０をそのエミッタ
とし、エピタキシャル領域７１２及びＰ＋基板７１０を
そのベースとし、ドレイン領域７３０をそのコレクタと
している。寄生ＮＰＮバイポーラトランジスタ７７０の
向きは、ソース領域７２０とドレイン領域７３０の相対
的な電位によって決定される。以下に説明されるよう
に、寄生バイポーラトランジスタ７７０は、エピタキシ
ャル領域７１２と閾値電圧調節注入層７４０の不純物濃
度の適切な組み合わせによって抑制されている。
ドレイン間電圧）は、ＭＯＳＦＥＴ７００のオン状態で
の電流阻止能力だけでなく、ＭＯＳＦＥＴ７００内に形
成された寄生ＮＰＮバイポーラトランジスタ７７０を抑
制できるように決定され、この寄生ＮＰＮバイポーラト
ランジスタ７７０は、ソース領域７２０をそのエミッタ
とし、エピタキシャル領域７１２及びＰ＋基板７１０を
そのベースとし、ドレイン領域７３０をそのコレクタと
している。寄生ＮＰＮバイポーラトランジスタ７７０の
向きは、ソース領域７２０とドレイン領域７３０の相対
的な電位によって決定される。以下に説明されるよう
に、寄生バイポーラトランジスタ７７０は、エピタキシ
ャル領域７１２と閾値電圧調節注入層７４０の不純物濃
度の適切な組み合わせによって抑制されている。
【００２９】オン抵抗の最適化 本発明に基づくＭＯＳＦＥＴ７００のオン抵抗は、エピ
タキシャル領域７１２の不純物濃度を減少させ、エピタ
キシャル領域７１２の表面に沿って形成されると共にエ
ピタキシャル領域７１２よりも高い不純物濃度を有する
閾値電圧調節注入層７４０を形成して、この不純物濃度
の減少を補うことで、閾値電圧を低減することができ
る。このように不純物濃度を変化させて最適に配置する
ことは、二重拡散ＭＯＳＦＥＴ（若しくは“ＤＭＯ
Ｓ”）を含む従来の電力用ＭＯＳＦＥＴ技術とは異な
る。この従来のＭＯＳＦＥＴ技術の目的は、ソース・ボ
ディ電圧が１Ｖよりも非常に高いボディ効果のもとで、
オン抵抗を最小にすることである。本明細書中で用いら
れているように、“オン抵抗”は、ＭＯＳＦＥＴ７００
が導通状態のとき、即ち印加されたゲート・ソース電圧
ＶgsがＭＯＳＦＥＴ７００の閾値電圧Ｖt以上のとき
に、ソース領域７２０とドレイン領域７３０との間で測
定されたドレイン・ソース抵抗Ｒdsとして定義されてい
る。
タキシャル領域７１２の不純物濃度を減少させ、エピタ
キシャル領域７１２の表面に沿って形成されると共にエ
ピタキシャル領域７１２よりも高い不純物濃度を有する
閾値電圧調節注入層７４０を形成して、この不純物濃度
の減少を補うことで、閾値電圧を低減することができ
る。このように不純物濃度を変化させて最適に配置する
ことは、二重拡散ＭＯＳＦＥＴ（若しくは“ＤＭＯ
Ｓ”）を含む従来の電力用ＭＯＳＦＥＴ技術とは異な
る。この従来のＭＯＳＦＥＴ技術の目的は、ソース・ボ
ディ電圧が１Ｖよりも非常に高いボディ効果のもとで、
オン抵抗を最小にすることである。本明細書中で用いら
れているように、“オン抵抗”は、ＭＯＳＦＥＴ７００
が導通状態のとき、即ち印加されたゲート・ソース電圧
ＶgsがＭＯＳＦＥＴ７００の閾値電圧Ｖt以上のとき
に、ソース領域７２０とドレイン領域７３０との間で測
定されたドレイン・ソース抵抗Ｒdsとして定義されてい
る。
【００３０】図１４を参照すると、ＭＯＳＦＥＴ７００
が導通状態にあるとき、定常状態のドレイン・ソース電
圧Ｖdsは、ドレイン領域７３０とソース領域７２０間の
電流に依存し、より重要なことには、ＭＯＳＦＥＴ７０
０のオン抵抗Ｒdsに依存している。オン抵抗Ｒdsは、Ｍ
ＯＳＦＥＴ７００のボディ効果γの大きさによって決定
され、ここでボディ効果γは、ソース・ボディ電圧Ｖsb
の大きさによって引き起こされた閾値電圧Ｖtの変化と
して定義されている。不純物が基板に均一にドープされ
ていることを仮定した場合、任意のソース・ボディ電圧
Ｖsbに対する閾値電圧Ｖtは、以下の式で近似される。
が導通状態にあるとき、定常状態のドレイン・ソース電
圧Ｖdsは、ドレイン領域７３０とソース領域７２０間の
電流に依存し、より重要なことには、ＭＯＳＦＥＴ７０
０のオン抵抗Ｒdsに依存している。オン抵抗Ｒdsは、Ｍ
ＯＳＦＥＴ７００のボディ効果γの大きさによって決定
され、ここでボディ効果γは、ソース・ボディ電圧Ｖsb
の大きさによって引き起こされた閾値電圧Ｖtの変化と
して定義されている。不純物が基板に均一にドープされ
ていることを仮定した場合、任意のソース・ボディ電圧
Ｖsbに対する閾値電圧Ｖtは、以下の式で近似される。
【００３１】 Ｖt＝Ｖto＋γ（Ｖsb）0.5 （式１）
【００３２】ここでＶtoはソース・ボディ電圧が０Ｖの
場合の閾値電圧である。更に、オン抵抗Ｒdsは以下の式
で近似される。
場合の閾値電圧である。更に、オン抵抗Ｒdsは以下の式
で近似される。
【００３３】 Ｒds＝Ｌ／（ＷμＣox）×１／（Ｖgs−Ｖt） （式２）
【００３４】ここでＬ及びＷは、チャネル領域７１３の
長さ及び幅であり、μは電子の移動度であり、Ｃoxは公
知の関係式Ｃox＝εox／Ｘoxによって与えられるゲート
酸化膜７５０の静電容量であり、εoxはゲート酸化膜の
比誘電率であり、Ｘoxはゲート酸化膜の厚さであり、Ｖ
gsはゲート・ソース電圧である。式１と式２を組み合わ
せることによって、オン抵抗Ｒdsは以下の式によって表
現される。
長さ及び幅であり、μは電子の移動度であり、Ｃoxは公
知の関係式Ｃox＝εox／Ｘoxによって与えられるゲート
酸化膜７５０の静電容量であり、εoxはゲート酸化膜の
比誘電率であり、Ｘoxはゲート酸化膜の厚さであり、Ｖ
gsはゲート・ソース電圧である。式１と式２を組み合わ
せることによって、オン抵抗Ｒdsは以下の式によって表
現される。
【００３５】 Ｒds＝Ｌ／ＷμＣox×１／（Ｖgs−Ｖto−γ（Ｖsb）0.5） （式３）
【００３６】ボディ効果γは、ゲート酸化膜の厚さＸox
とエピタキシャル層の不純物濃度Ｎepiによって決定さ
れ、次の式で表現される。
とエピタキシャル層の不純物濃度Ｎepiによって決定さ
れ、次の式で表現される。
【００３７】 γ＝（２ｑεsiＮepi）0.5／Ｃox ＝Ｘox（２ｑεsiＮepi）0.5／εox （式４）
【００３８】ここでｑは電荷（１．６×１０-19Ｃ）を
表し、εsiはチャネル領域の比誘電率を表している。
表し、εsiはチャネル領域の比誘電率を表している。
【００３９】式４は、ゲート酸化膜７５０の厚さＸoxの
増加若しくはエピタキシャル領域７１２の不純物濃度Ｎ
epiの増加によって、ボディ効果γが増加し、したがっ
て式３で示されているように、高い閾値電圧Ｖtと高い
オン抵抗Ｒdsが導かれる。しかし、パンチスルー現象の
発生を防止するために必要な最小のＮepiと印加された
最大のゲート駆動電圧Ｖgsに耐えるために必要な最小の
ゲート酸化膜の厚さＸoxのために、ＭＯＳＦＥＴ７００
をさらに変形せずに、ゲート酸化膜７５０の厚さＸox若
しくはＰ−エピタキシャル領域７１２の不純物濃度Ｎep
iを減少することはできない。
増加若しくはエピタキシャル領域７１２の不純物濃度Ｎ
epiの増加によって、ボディ効果γが増加し、したがっ
て式３で示されているように、高い閾値電圧Ｖtと高い
オン抵抗Ｒdsが導かれる。しかし、パンチスルー現象の
発生を防止するために必要な最小のＮepiと印加された
最大のゲート駆動電圧Ｖgsに耐えるために必要な最小の
ゲート酸化膜の厚さＸoxのために、ＭＯＳＦＥＴ７００
をさらに変形せずに、ゲート酸化膜７５０の厚さＸox若
しくはＰ−エピタキシャル領域７１２の不純物濃度Ｎep
iを減少することはできない。
【００４０】本発明に基づけば、所望のゲート駆動電圧
（概ね４から１５Ｖ）に耐えることのできる厚さまでゲ
ート酸化膜の厚さを減少させ、かつＰ型エピタキシャル
層７１２の不純物濃度Ｎepiを減少し、Ｐ型閾値電圧調
節注入層７４０を配置して、パンチスルー現象の発生を
防止することによって、オン抵抗Ｒdsが低減される。こ
の閾値電圧調節注入層７４０の効果が以下に詳しく説明
される。
（概ね４から１５Ｖ）に耐えることのできる厚さまでゲ
ート酸化膜の厚さを減少させ、かつＰ型エピタキシャル
層７１２の不純物濃度Ｎepiを減少し、Ｐ型閾値電圧調
節注入層７４０を配置して、パンチスルー現象の発生を
防止することによって、オン抵抗Ｒdsが低減される。こ
の閾値電圧調節注入層７４０の効果が以下に詳しく説明
される。
【００４１】図１５〜図２０は、本発明に基づく閾値電
圧調節注入層７４０の効果を表わしている。図１５〜図
１８では、水平軸はＰ−エピタキシャル層７１２及びボ
ディ領域７１１内への深さを表しており、垂直軸は不純
物濃度を表している。図１５〜図１８の各図に示されて
いるように、Ｐ型不純物濃度は、エピタキシャル領域７
１２とＰ＋ボディ領域７１１の境界で急激に増加してい
る。図１９は、閾値電圧Ｖt（垂直軸）を、ソース・ボ
ディ電圧Ｖsb（水平軸）の関数として表している。曲線
（ａ）、（ｂ）、（ｃ）及び（ｄ）（図１９）は、各
々、図１５、図１６、図１７及び図１８に例示された不
純物濃度に対する閾値電圧Ｖtとソース・ボディ電圧Ｖs
bとの関係を表している。図２０は、オン抵抗Ｒds（垂
直軸）を、ソース・ボディ電圧Ｖsb（水平軸）の関数と
して表している。曲線（ａ）、（ｂ）、（ｃ）及び
（ｄ）（図２０）は、各々、図１５、図１６、図１７及
び図１８に例示された不純物濃度に対するオン抵抗Ｒds
とソース・ボディ電圧Ｖsbの関係を表している。図２０
で注目される要件は、電圧Ｖdsが、ボディ効果が発生す
る値にあるとき、及び１０Ｖに等しい電圧Ｖsbにあると
きのオン抵抗Ｒdsの値である。
圧調節注入層７４０の効果を表わしている。図１５〜図
１８では、水平軸はＰ−エピタキシャル層７１２及びボ
ディ領域７１１内への深さを表しており、垂直軸は不純
物濃度を表している。図１５〜図１８の各図に示されて
いるように、Ｐ型不純物濃度は、エピタキシャル領域７
１２とＰ＋ボディ領域７１１の境界で急激に増加してい
る。図１９は、閾値電圧Ｖt（垂直軸）を、ソース・ボ
ディ電圧Ｖsb（水平軸）の関数として表している。曲線
（ａ）、（ｂ）、（ｃ）及び（ｄ）（図１９）は、各
々、図１５、図１６、図１７及び図１８に例示された不
純物濃度に対する閾値電圧Ｖtとソース・ボディ電圧Ｖs
bとの関係を表している。図２０は、オン抵抗Ｒds（垂
直軸）を、ソース・ボディ電圧Ｖsb（水平軸）の関数と
して表している。曲線（ａ）、（ｂ）、（ｃ）及び
（ｄ）（図２０）は、各々、図１５、図１６、図１７及
び図１８に例示された不純物濃度に対するオン抵抗Ｒds
とソース・ボディ電圧Ｖsbの関係を表している。図２０
で注目される要件は、電圧Ｖdsが、ボディ効果が発生す
る値にあるとき、及び１０Ｖに等しい電圧Ｖsbにあると
きのオン抵抗Ｒdsの値である。
【００４２】図１５は、約１×１０16イオン／cm3の不
純物濃度を有するエピタキシャル領域を備えた第１ＭＯ
ＳＦＥＴの不純物濃度を表しており、このエピタキシャ
ル領域の不純物濃度は０．８Ｖという所望の閾値電圧Ｖ
tを達成するために選択されている。図１９の曲線
（ａ）に例示されているように、閾値電圧Ｖtは、電圧
Ｖsbが０Ｖのとき約０．８Ｖであるが、電圧Ｖsbが増加
するにつれて、ボディ効果γによって急激に増加する。
図１５に示された不純物濃度を備えたＭＯＳＦＥＴで
は、高いボディ効果γを有し、従って図２０の曲線
（ａ）によって示されているように、オン抵抗Ｒdsは電
圧Ｖsbが増加するとき大きな値となる。即ち、電圧Ｖsb
が０Ｖから１０Ｖに変化すると、オン抵抗Ｒdsは４０ｍ
Ωから７０ｍΩへ増加する。
純物濃度を有するエピタキシャル領域を備えた第１ＭＯ
ＳＦＥＴの不純物濃度を表しており、このエピタキシャ
ル領域の不純物濃度は０．８Ｖという所望の閾値電圧Ｖ
tを達成するために選択されている。図１９の曲線
（ａ）に例示されているように、閾値電圧Ｖtは、電圧
Ｖsbが０Ｖのとき約０．８Ｖであるが、電圧Ｖsbが増加
するにつれて、ボディ効果γによって急激に増加する。
図１５に示された不純物濃度を備えたＭＯＳＦＥＴで
は、高いボディ効果γを有し、従って図２０の曲線
（ａ）によって示されているように、オン抵抗Ｒdsは電
圧Ｖsbが増加するとき大きな値となる。即ち、電圧Ｖsb
が０Ｖから１０Ｖに変化すると、オン抵抗Ｒdsは４０ｍ
Ωから７０ｍΩへ増加する。
【００４３】図１６は、エピタキシャル領域の不純物濃
度が低減されたＭＯＳＦＥＴの不純物濃度を表してお
り、このＭＯＳＦＥＴでは、図１５のＭＯＳＦＥＴに比
べボディ効果γが低減され、かつチャネル領域の導電率
が増加している。図示されているように、エピタキシャ
ル領域の不純物濃度は約１×１０15イオン／cm3に低減
されている。図１９の曲線（ｂ）では、電圧Ｖsbの全て
の値に対して閾値電圧Ｖtはほぼ一定となっており、そ
の結果図２０の曲線（ｂ）に示されているように、オン
抵抗Ｒdsはおおむね一定となっている。しかし、閾値電
圧Ｖtが約０．３Ｖであるという問題が生じている。そ
の結果、ＭＯＳＦＥＴは、ブレークダウン電圧が低下
し、ソース・ドレインのパンチスルー現象を原因とする
チャネル領域での電流のリークが増加している。単にゲ
ート酸化膜の厚さＸoxを増加することによって、ブレー
クダウン電圧を上昇させ、かつパンチスルー現象の発生
を低減することができるが、しかしＭＯＳＦＥＴのオン
抵抗Ｒdsもまたゲート酸化膜の厚さＸoxに比例する（若
しくは上述された式１によって表現されるように静電容
量Ｃoxに反比例する）ので、ゲート酸化膜の厚さＸoxを
増加させることはオン抵抗Ｒdsを増加させるので好まし
くない。
度が低減されたＭＯＳＦＥＴの不純物濃度を表してお
り、このＭＯＳＦＥＴでは、図１５のＭＯＳＦＥＴに比
べボディ効果γが低減され、かつチャネル領域の導電率
が増加している。図示されているように、エピタキシャ
ル領域の不純物濃度は約１×１０15イオン／cm3に低減
されている。図１９の曲線（ｂ）では、電圧Ｖsbの全て
の値に対して閾値電圧Ｖtはほぼ一定となっており、そ
の結果図２０の曲線（ｂ）に示されているように、オン
抵抗Ｒdsはおおむね一定となっている。しかし、閾値電
圧Ｖtが約０．３Ｖであるという問題が生じている。そ
の結果、ＭＯＳＦＥＴは、ブレークダウン電圧が低下
し、ソース・ドレインのパンチスルー現象を原因とする
チャネル領域での電流のリークが増加している。単にゲ
ート酸化膜の厚さＸoxを増加することによって、ブレー
クダウン電圧を上昇させ、かつパンチスルー現象の発生
を低減することができるが、しかしＭＯＳＦＥＴのオン
抵抗Ｒdsもまたゲート酸化膜の厚さＸoxに比例する（若
しくは上述された式１によって表現されるように静電容
量Ｃoxに反比例する）ので、ゲート酸化膜の厚さＸoxを
増加させることはオン抵抗Ｒdsを増加させるので好まし
くない。
【００４４】図１７は、約１×１０15イオン／cm3の不
純物濃度を有するエピタキシャル領域と、約１×１０16
イオン／cm3の不純物濃度を有し、かつ厚さ０．５μｍ
で形成された薄い閾値電圧調節領域を備えたＭＯＳＦＥ
Ｔの不純物濃度を表している。図１９の曲線（ｃ）によ
って表されているように、電圧Ｖsbが０Ｖのとき、閾値
電圧Ｖtは所望の０．８Ｖであり、電圧Ｖsbが増加する
とき、閾値電圧Ｖtは僅かに増加するのみである。閾値
電圧Ｖtがおおむね一定であるということは、ボディ効
果γ（式１）と、オン抵抗Ｒds（式３）は、図１５の不
純物濃度を有するＭＯＳＦＥＴと比べ、低減されたこと
を表している。図２０の曲線（ｃ）は、抵抗Ｒdsが、電
圧Ｖsbが１０Ｖであるとき４５ｍΩに低減され、この値
は曲線（ａ）の７０ｍΩよりもおよそ４０％低い値とな
っている。更に、図１５のＭＯＳＦＥＴでは、ブレーク
ダウン電圧及びチャネル領域での電流のリークの問題が
解決されている。
純物濃度を有するエピタキシャル領域と、約１×１０16
イオン／cm3の不純物濃度を有し、かつ厚さ０．５μｍ
で形成された薄い閾値電圧調節領域を備えたＭＯＳＦＥ
Ｔの不純物濃度を表している。図１９の曲線（ｃ）によ
って表されているように、電圧Ｖsbが０Ｖのとき、閾値
電圧Ｖtは所望の０．８Ｖであり、電圧Ｖsbが増加する
とき、閾値電圧Ｖtは僅かに増加するのみである。閾値
電圧Ｖtがおおむね一定であるということは、ボディ効
果γ（式１）と、オン抵抗Ｒds（式３）は、図１５の不
純物濃度を有するＭＯＳＦＥＴと比べ、低減されたこと
を表している。図２０の曲線（ｃ）は、抵抗Ｒdsが、電
圧Ｖsbが１０Ｖであるとき４５ｍΩに低減され、この値
は曲線（ａ）の７０ｍΩよりもおよそ４０％低い値とな
っている。更に、図１５のＭＯＳＦＥＴでは、ブレーク
ダウン電圧及びチャネル領域での電流のリークの問題が
解決されている。
【００４５】図１８は、約１×１０15イオン／cm3の不
純物濃度のエピタキシャル領域と、図１７のＭＯＳＦＥ
Ｔで用いられているような約１×１０16イオン／cm3の
不純物濃度の薄い閾値電圧調節領域と、５×１０15イオ
ン／cm3の不純物濃度を備えると共に深さ０．７μｍに
形成されたパンチスルー注入層とを備えたＭＯＳＦＥＴ
の不純物濃度を表している。図１９の曲線（ｄ）に示さ
れているように、閾値電圧Ｖtはソース・ボディ電圧Ｖs
bが高い値の時、図１７の実施例の閾値電圧よりも僅か
に高い値となっている。同様に、図２０の曲線（ｄ）
は、図１７の実施例よりも僅かに高いオン抵抗Ｒdsを表
している。
純物濃度のエピタキシャル領域と、図１７のＭＯＳＦＥ
Ｔで用いられているような約１×１０16イオン／cm3の
不純物濃度の薄い閾値電圧調節領域と、５×１０15イオ
ン／cm3の不純物濃度を備えると共に深さ０．７μｍに
形成されたパンチスルー注入層とを備えたＭＯＳＦＥＴ
の不純物濃度を表している。図１９の曲線（ｄ）に示さ
れているように、閾値電圧Ｖtはソース・ボディ電圧Ｖs
bが高い値の時、図１７の実施例の閾値電圧よりも僅か
に高い値となっている。同様に、図２０の曲線（ｄ）
は、図１７の実施例よりも僅かに高いオン抵抗Ｒdsを表
している。
【００４６】オン抵抗の要件に加え、寄生ＮＰＮバイポ
ーラトランジスタ７７０（図１４）を抑制することもま
た重要である。寄生ＮＰＮバイポーラトランジスタ７７
０によって引き起こされる問題は、寄生バイポーラトラ
ンジスタ７７０によってＭＯＳＦＥＴ７００がターンオ
ンせず、電流のフィラメンテーション（ｆｉｌａｍｅｎ
ｔａｔｉｏｎ）が起こり、かつＭＯＳＦＥＴ７００に永
久的な損傷が与えられるということである。
ーラトランジスタ７７０（図１４）を抑制することもま
た重要である。寄生ＮＰＮバイポーラトランジスタ７７
０によって引き起こされる問題は、寄生バイポーラトラ
ンジスタ７７０によってＭＯＳＦＥＴ７００がターンオ
ンせず、電流のフィラメンテーション（ｆｉｌａｍｅｎ
ｔａｔｉｏｎ）が起こり、かつＭＯＳＦＥＴ７００に永
久的な損傷が与えられるということである。
【００４７】図２１はＭＯＳＦＥＴ７００のドレイン電
流Ｉdをドレイン・ソース電圧Ｖdsの関数として表して
おり、各曲線は、ゲート電圧Ｖgsが０から６Ｖの値であ
る場合に対応する特性を表している。図２１に例示され
た限定条件は、高いＶgs即ち６Ｖ以上のＶgsと、ＭＯＳ
ＦＥＴのブレークダウン電圧ＢＶdss、即ち電圧Ｖgsが
０Ｖであるにもかかわらず電流が流れるという２つの場
合である。ゲート電圧が印加若しくは遮断されたときの
ように、電圧Ｖgsが０Ｖと６Ｖ若しくはそれ以上の電圧
の間を遷移するとき、ＭＯＳＦＥＴ７００は図２１に示
された領域内で動作する。更に、ＭＯＳＦＥＴ７００に
加えられた負荷の形式が、この遷移の間に電流Ｉdと電
圧Ｖdsとの関係に影響を及ぼす。対角線の破線によって
表されているように、負荷が抵抗の場合、電圧Ｖgsの遷
移は直線となり、一方容量性負荷の場合、曲線の破線に
よって示されているように負荷曲線は湾曲したＩ−Ｖ特
性となる。電源電圧がそれほど高くない限り、この電圧
Ｖgsは以下に説明されるような負性抵抗領域内を通過す
ることなしに遷移する。容量性負荷曲線から分かるよう
に容量性負荷の場合、電圧Ｖgsの遷移時に電圧Ｖdsが低
い場合にのみ大きな電流が流れるために、負荷曲線は負
性抵抗領域から遠ざかり、従ってより高い定格電圧が可
能となる。誘導性負荷は、逆の効果を有し、従って高い
電圧の状態でスイッチを遮断する場合には誘導性負荷を
用いるべきではない。
流Ｉdをドレイン・ソース電圧Ｖdsの関数として表して
おり、各曲線は、ゲート電圧Ｖgsが０から６Ｖの値であ
る場合に対応する特性を表している。図２１に例示され
た限定条件は、高いＶgs即ち６Ｖ以上のＶgsと、ＭＯＳ
ＦＥＴのブレークダウン電圧ＢＶdss、即ち電圧Ｖgsが
０Ｖであるにもかかわらず電流が流れるという２つの場
合である。ゲート電圧が印加若しくは遮断されたときの
ように、電圧Ｖgsが０Ｖと６Ｖ若しくはそれ以上の電圧
の間を遷移するとき、ＭＯＳＦＥＴ７００は図２１に示
された領域内で動作する。更に、ＭＯＳＦＥＴ７００に
加えられた負荷の形式が、この遷移の間に電流Ｉdと電
圧Ｖdsとの関係に影響を及ぼす。対角線の破線によって
表されているように、負荷が抵抗の場合、電圧Ｖgsの遷
移は直線となり、一方容量性負荷の場合、曲線の破線に
よって示されているように負荷曲線は湾曲したＩ−Ｖ特
性となる。電源電圧がそれほど高くない限り、この電圧
Ｖgsは以下に説明されるような負性抵抗領域内を通過す
ることなしに遷移する。容量性負荷曲線から分かるよう
に容量性負荷の場合、電圧Ｖgsの遷移時に電圧Ｖdsが低
い場合にのみ大きな電流が流れるために、負荷曲線は負
性抵抗領域から遠ざかり、従ってより高い定格電圧が可
能となる。誘導性負荷は、逆の効果を有し、従って高い
電圧の状態でスイッチを遮断する場合には誘導性負荷を
用いるべきではない。
【００４８】再び図２１を参照すると、負荷と、ドレイ
ン電流Ｉdと、電圧Ｖdsとの組み合わせによってＭＯＳ
ＦＥＴ７００が負性抵抗領域で動作するときに、寄生Ｎ
ＰＮバイポーラトランジスタ７７０が動作し、ＭＯＳＦ
ＥＴ７００の“スナップバック”動作が導かれる。この
現象はスナップバックと呼ばれ、その理由はこの現象が
生じたとき、電流Ｉdが増加することによって電圧Ｖds
が減少する。即ち負性抵抗が生ずるためである。実際に
は、幾つかの電流密度に於て、電圧Ｖdsは安定する（通
常はＭＯＳＦＥＴのブレークダウン電圧ＢＶdssよりも
かなり低い値で安定する）。ＭＯＳＦＥＴが、図２１で
示されているような１３Ｖという、スナップバック電圧
よりもおおむね低い値で動作している場合、バイポーラ
トランジスタの基板電流は、抵抗負荷及び容量性負荷の
場合、特に、ＭＯＳＦＥＴの動作に影響を及ぼさない。
誘導性負荷の場合、回路が、誘導性のフライバック電圧
をＶsnapback未満にクランプしている限り、誘導性負荷
を流れる電流を直接制御することもまた可能である。電
源電圧若しくは最大のクランプされていないの電圧がス
ナップバック電圧を越える場合、ＭＯＳＦＥＴはスナッ
プバック状態となり、過大な電流が流れＭＯＳＦＥＴが
破壊される。スナップバックのメカニズムは、ＭＯＳＦ
ＥＴがオン状態からオフ状態へ若しくはオフ状態からオ
ン状態へ遷移する間、ＭＯＳＦＥＴが、電流と電圧の両
方が同時に存在する飽和領域（若しくは電流一定領域）
を通過しなければならないということである。飽和した
チャネル内のキャリアは非常に高いエネルギーを有し、
かつより多くのキャリアに衝突する。アバランシェ降伏
とは異なり、これらのキャリアは直ちに高い電界によっ
て除去される。正孔がグランドに向かって流れ、基板に
於て電圧降下を形成し、これが他のセルに比べある幾つ
かのセル内でより多く発生する。実際、（ドレイン電位
よりも低い）ソース電位は、局部的な電圧降下及び順方
向バイアスされたダイオードのために、基板よりも低い
電位を有することになる。ＭＯＳＦＥＴ７００はこうし
て、不均一に導通したバイポーラトランジスタとなる。
注入された電子は、衝撃イオン化過程に供給され、より
多くの基板電流を発生させ、注入をより促進し、無限大
となる。電圧は、次に寄生バイポーラトランジスタ７７
０の保持電圧まで低下する。局部的な電流密度は、バイ
ポーラトランジスタの高いゲインを支持するほど高い値
となり、電流ゲインが上昇するので、電圧は安定化す
る。
ン電流Ｉdと、電圧Ｖdsとの組み合わせによってＭＯＳ
ＦＥＴ７００が負性抵抗領域で動作するときに、寄生Ｎ
ＰＮバイポーラトランジスタ７７０が動作し、ＭＯＳＦ
ＥＴ７００の“スナップバック”動作が導かれる。この
現象はスナップバックと呼ばれ、その理由はこの現象が
生じたとき、電流Ｉdが増加することによって電圧Ｖds
が減少する。即ち負性抵抗が生ずるためである。実際に
は、幾つかの電流密度に於て、電圧Ｖdsは安定する（通
常はＭＯＳＦＥＴのブレークダウン電圧ＢＶdssよりも
かなり低い値で安定する）。ＭＯＳＦＥＴが、図２１で
示されているような１３Ｖという、スナップバック電圧
よりもおおむね低い値で動作している場合、バイポーラ
トランジスタの基板電流は、抵抗負荷及び容量性負荷の
場合、特に、ＭＯＳＦＥＴの動作に影響を及ぼさない。
誘導性負荷の場合、回路が、誘導性のフライバック電圧
をＶsnapback未満にクランプしている限り、誘導性負荷
を流れる電流を直接制御することもまた可能である。電
源電圧若しくは最大のクランプされていないの電圧がス
ナップバック電圧を越える場合、ＭＯＳＦＥＴはスナッ
プバック状態となり、過大な電流が流れＭＯＳＦＥＴが
破壊される。スナップバックのメカニズムは、ＭＯＳＦ
ＥＴがオン状態からオフ状態へ若しくはオフ状態からオ
ン状態へ遷移する間、ＭＯＳＦＥＴが、電流と電圧の両
方が同時に存在する飽和領域（若しくは電流一定領域）
を通過しなければならないということである。飽和した
チャネル内のキャリアは非常に高いエネルギーを有し、
かつより多くのキャリアに衝突する。アバランシェ降伏
とは異なり、これらのキャリアは直ちに高い電界によっ
て除去される。正孔がグランドに向かって流れ、基板に
於て電圧降下を形成し、これが他のセルに比べある幾つ
かのセル内でより多く発生する。実際、（ドレイン電位
よりも低い）ソース電位は、局部的な電圧降下及び順方
向バイアスされたダイオードのために、基板よりも低い
電位を有することになる。ＭＯＳＦＥＴ７００はこうし
て、不均一に導通したバイポーラトランジスタとなる。
注入された電子は、衝撃イオン化過程に供給され、より
多くの基板電流を発生させ、注入をより促進し、無限大
となる。電圧は、次に寄生バイポーラトランジスタ７７
０の保持電圧まで低下する。局部的な電流密度は、バイ
ポーラトランジスタの高いゲインを支持するほど高い値
となり、電流ゲインが上昇するので、電圧は安定化す
る。
【００４９】スナップバック現象は更に、ＭＯＳＦＥＴ
７７０の動作範囲に制限を加える。バイポーラトランジ
スタ保持電圧を増加するためにＭＯＳＦＥＴのゲート長
Ｌg（図１４）を増加させることが必要となるが、この
チャネル長の増加によって、チャネル抵抗の増加を原因
とするオン抵抗の許容できない増加が引き起こされる。
局部的な寿命のコントロール（ここで中心と欠陥の再結
合が照射を通して導入される）が、放射されたドーズ量
と使用されたアニール過程に依存して、バイポーラ保持
電圧を増加させるが、しかしこの寿命のコントロール
は、同じ集積回路内の他のデバイスに悪影響を及ぼす。
他のアプローチは、高濃度にドープされた基板を用いて
ソース・ドレイン電圧Ｖdsを最小にすることによって、
バイポーラトランジスタ７７０がターンオンすることを
防止するということである。しかし、薄いエピタキシャ
ルと高濃度にドープされた基板を用いない場合、バイポ
ーラトランジスタの保持電圧を、ＭＯＳＦＥＴの性能に
悪影響を及ぼさずに変えることは難しい。
７７０の動作範囲に制限を加える。バイポーラトランジ
スタ保持電圧を増加するためにＭＯＳＦＥＴのゲート長
Ｌg（図１４）を増加させることが必要となるが、この
チャネル長の増加によって、チャネル抵抗の増加を原因
とするオン抵抗の許容できない増加が引き起こされる。
局部的な寿命のコントロール（ここで中心と欠陥の再結
合が照射を通して導入される）が、放射されたドーズ量
と使用されたアニール過程に依存して、バイポーラ保持
電圧を増加させるが、しかしこの寿命のコントロール
は、同じ集積回路内の他のデバイスに悪影響を及ぼす。
他のアプローチは、高濃度にドープされた基板を用いて
ソース・ドレイン電圧Ｖdsを最小にすることによって、
バイポーラトランジスタ７７０がターンオンすることを
防止するということである。しかし、薄いエピタキシャ
ルと高濃度にドープされた基板を用いない場合、バイポ
ーラトランジスタの保持電圧を、ＭＯＳＦＥＴの性能に
悪影響を及ぼさずに変えることは難しい。
【００５０】寄生トランジスタ７７０によって引き起こ
された問題を回避するためにＭＯＳＦＥＴの構造を変え
る代わりに、ゲート電位が比較的迅速にソース電位に低
下することを確実にするために、ＭＯＳＦＥＴを静電容
量の大きな負荷に限定して用いるということである。言
い換えれば、適切な静電容量が負荷に存在していれば、
ゲート・ソース電圧は瞬時に変化し、電圧Ｖdsが変化せ
ずにドレイン電流も迅速に変化する。この動作によっ
て、ＭＯＳＦＥＴは、高い電圧を保持しながら大電流を
支持することから開放させ、従って寄生バイポーラトラ
ンジスタを活性化する大きい基板電流を防止することが
できる。静電容量はＭＯＳＦＥＴがターンオンする間に
電流のスパイクを増加させるが、しかしこれらのスパイ
クはＭＯＳＦＥＴのターンオン状態と同様に、ＭＯＳＦ
ＥＴに悪影響を及ぼすことはない。
された問題を回避するためにＭＯＳＦＥＴの構造を変え
る代わりに、ゲート電位が比較的迅速にソース電位に低
下することを確実にするために、ＭＯＳＦＥＴを静電容
量の大きな負荷に限定して用いるということである。言
い換えれば、適切な静電容量が負荷に存在していれば、
ゲート・ソース電圧は瞬時に変化し、電圧Ｖdsが変化せ
ずにドレイン電流も迅速に変化する。この動作によっ
て、ＭＯＳＦＥＴは、高い電圧を保持しながら大電流を
支持することから開放させ、従って寄生バイポーラトラ
ンジスタを活性化する大きい基板電流を防止することが
できる。静電容量はＭＯＳＦＥＴがターンオンする間に
電流のスパイクを増加させるが、しかしこれらのスパイ
クはＭＯＳＦＥＴのターンオン状態と同様に、ＭＯＳＦ
ＥＴに悪影響を及ぼすことはない。
【００５１】製造方法 図２２は、本発明に基づく双方向電流阻止ＭＯＳＦＥＴ
７００を製造する過程を示す流れ図である。図２２で
は、好適なプロセスに関連する過程は、左側の列に沿っ
て並べられており、上側のボディ接続部を含むＭＯＳＦ
ＥＴに関連する付加的な過程（１２１５、１２２５及び
１２５０）は、流れ図の右側に配置されている。
７００を製造する過程を示す流れ図である。図２２で
は、好適なプロセスに関連する過程は、左側の列に沿っ
て並べられており、上側のボディ接続部を含むＭＯＳＦ
ＥＴに関連する付加的な過程（１２１５、１２２５及び
１２５０）は、流れ図の右側に配置されている。
【００５２】図２２を参照すると、過程１２０５は、Ｐ
＋基板７１０（図１４）の製造から始まる過程を表して
おり、このＰ＋基板７１０は上述されたように好ましく
は、配向が［１００］であって、かつ０．０３Ω・cmの
抵抗率を有する。過程２１０では、Ｐ−エピタキシャル
層７１２が、公知の技術を用いてＰ＋基板７１０の上に
形成される。
＋基板７１０（図１４）の製造から始まる過程を表して
おり、このＰ＋基板７１０は上述されたように好ましく
は、配向が［１００］であって、かつ０．０３Ω・cmの
抵抗率を有する。過程２１０では、Ｐ−エピタキシャル
層７１２が、公知の技術を用いてＰ＋基板７１０の上に
形成される。
【００５３】エピタキシャル７１２の形成に続き、所望
に応じて実施される過程１２１５が提供させており、こ
の過程では、フィールド酸化膜が形成されかつエッチン
グされＭＯＳＦＥＴの活性領域を画定するか、若しくは
窒化膜にＬＯＣＯＳ（シリコンの局部酸化過程）が行わ
れ、活性化されるべき領域が局部的に酸化することを防
止する。これらの技術は当業者にはよく知られたもので
ある。
に応じて実施される過程１２１５が提供させており、こ
の過程では、フィールド酸化膜が形成されかつエッチン
グされＭＯＳＦＥＴの活性領域を画定するか、若しくは
窒化膜にＬＯＣＯＳ（シリコンの局部酸化過程）が行わ
れ、活性化されるべき領域が局部的に酸化することを防
止する。これらの技術は当業者にはよく知られたもので
ある。
【００５４】過程１２１５が実施された場合、この所望
に応じて実施されるフィールド酸化膜形成過程１２１５
の後に、若しくはエピタキシャル形成過程１２１０の後
に、過程１２２０ではエピタキシャル層７１２の表面に
対してボロンが注入される。この過程によって閾値電圧
調節注入層７４０が形成され、この閾値電圧調節注入層
７４０は上述されたように、閾値電圧を調節しかつパン
チスルー現象の発生を防止するものである。更に、閾値
電圧調節注入層７４０は、寄生バイポーラトランジスタ
７７０のベース（チャネル）内の電荷を増加させ、かつ
チャネル内に広がったデプリーションを低減させ、これ
によってベースを広げかつゲインを低下させることで、
寄生バイポーラトランジスタ７７０（図１４）を抑制す
る。所望に応じて実施される過程１２１５によって形成
されたフィールド酸化膜は、閾値電圧調節注入層が非活
性領域内に入ることを防止し、フィールド酸化膜は、閾
値電圧調節注入層が非活性領域内に進入し、フィールド
酸化膜の下のチャネルの形成（反転）を防止するフィー
ルド注入層として働くように選択されても良い。閾値電
圧調節注入層は、Ｐ型不純物濃度をエピタキシャル７１
２の不純物濃度よりも増加させる、バックグランド・ド
ープを加える。典型的な閾値電圧調節注入層の不純物濃
度は３×１０11／cm2から４×１０12／cm2である。閾値
電圧調節注入過程は、イオン加速電圧６０〜１５０ｋｅ
Ｖで実施され、不純物のチャネリングを防止するために
４００Åの予め注入された酸化膜を用いて実施される。
閾値電圧調節注入層は、ボディ効果が大きく増加するこ
とを防止するために十分に浅く形成されている。
に応じて実施されるフィールド酸化膜形成過程１２１５
の後に、若しくはエピタキシャル形成過程１２１０の後
に、過程１２２０ではエピタキシャル層７１２の表面に
対してボロンが注入される。この過程によって閾値電圧
調節注入層７４０が形成され、この閾値電圧調節注入層
７４０は上述されたように、閾値電圧を調節しかつパン
チスルー現象の発生を防止するものである。更に、閾値
電圧調節注入層７４０は、寄生バイポーラトランジスタ
７７０のベース（チャネル）内の電荷を増加させ、かつ
チャネル内に広がったデプリーションを低減させ、これ
によってベースを広げかつゲインを低下させることで、
寄生バイポーラトランジスタ７７０（図１４）を抑制す
る。所望に応じて実施される過程１２１５によって形成
されたフィールド酸化膜は、閾値電圧調節注入層が非活
性領域内に入ることを防止し、フィールド酸化膜は、閾
値電圧調節注入層が非活性領域内に進入し、フィールド
酸化膜の下のチャネルの形成（反転）を防止するフィー
ルド注入層として働くように選択されても良い。閾値電
圧調節注入層は、Ｐ型不純物濃度をエピタキシャル７１
２の不純物濃度よりも増加させる、バックグランド・ド
ープを加える。典型的な閾値電圧調節注入層の不純物濃
度は３×１０11／cm2から４×１０12／cm2である。閾値
電圧調節注入過程は、イオン加速電圧６０〜１５０ｋｅ
Ｖで実施され、不純物のチャネリングを防止するために
４００Åの予め注入された酸化膜を用いて実施される。
閾値電圧調節注入層は、ボディ効果が大きく増加するこ
とを防止するために十分に浅く形成されている。
【００５５】過程１２２５に示されているように、エピ
タキシャル７１２の不純物濃度が十分に低い場合、即ち
エピタキシャル層７１２の抵抗率が高い場合、更にボロ
ンが注入されパンチスルー現象の発生を防止する。パン
チスルー現象の発生を防止するために注入された不純物
は、５×１０11から５×１０12／cm2であり、この値は
所望されるオン抵抗の値によって決まり、場合によって
は１×１０13／cm2という高濃度の注入も可能である。
パンチスルー現象の発生を防止するための不純物の注入
は、イオン加速電圧１００〜２００ｋｅＶで行われる。
タキシャル７１２の不純物濃度が十分に低い場合、即ち
エピタキシャル層７１２の抵抗率が高い場合、更にボロ
ンが注入されパンチスルー現象の発生を防止する。パン
チスルー現象の発生を防止するために注入された不純物
は、５×１０11から５×１０12／cm2であり、この値は
所望されるオン抵抗の値によって決まり、場合によって
は１×１０13／cm2という高濃度の注入も可能である。
パンチスルー現象の発生を防止するための不純物の注入
は、イオン加速電圧１００〜２００ｋｅＶで行われる。
【００５６】所望に応じて実施される過程１２１５が実
施された場合、２０００ÅのＬＯＣＯＳフィールド酸化
過程を通して閾値電圧調節及びパンチスルー現象を防止
注入層の形成が必要とされる。その場合、フィールド酸
化膜を突き通すために必要な高いイオン加速電圧が必要
とされ、この高いイオン加速電圧が、上述された過程の
イオン加速電圧よりも５０〜１００ｋｅＶ高い。
施された場合、２０００ÅのＬＯＣＯＳフィールド酸化
過程を通して閾値電圧調節及びパンチスルー現象を防止
注入層の形成が必要とされる。その場合、フィールド酸
化膜を突き通すために必要な高いイオン加速電圧が必要
とされ、この高いイオン加速電圧が、上述された過程の
イオン加速電圧よりも５０〜１００ｋｅＶ高い。
【００５７】次に、過程１２３０では、ゲート酸化膜の
形成が実施され、次に過程１２３０でポリシリコンゲー
トが形成される。ポリシリコンゲートの形成過程は、公
知の技術を用いて、最大のゲート・ソース電圧（上述さ
れたような）によって決定される２０００Åから８００
０Åの厚さにポリシリコン層を形成する過程を含み、次
にイオン注入若しくはより好ましくはＰＯＣｌ3プレデ
ポジションを用いてＮ＋ドーパントをポリシリコン層に
ドープする。ドープした後に過程１２４０ではポリシリ
コンがパターン化されかつストライプ状若しくはより好
ましくは格子縞のパターンにエッチングされる。
形成が実施され、次に過程１２３０でポリシリコンゲー
トが形成される。ポリシリコンゲートの形成過程は、公
知の技術を用いて、最大のゲート・ソース電圧（上述さ
れたような）によって決定される２０００Åから８００
０Åの厚さにポリシリコン層を形成する過程を含み、次
にイオン注入若しくはより好ましくはＰＯＣｌ3プレデ
ポジションを用いてＮ＋ドーパントをポリシリコン層に
ドープする。ドープした後に過程１２４０ではポリシリ
コンがパターン化されかつストライプ状若しくはより好
ましくは格子縞のパターンにエッチングされる。
【００５８】過程１２４５では、ブランケット燐（ドリ
フト）が注入され、ドリフト領域７２２と７３２への注
入が行われる（第１４図）。このドリフト注入のドーズ
量は、閾値電圧調節注入層を補償するために通常のドー
ズ量よりも高い価でなければならない。ドリフト注入の
ドーズ量は１×１０12／cm2から７×１０12／cm2であ
り、５×１０12／cm2が好ましい値である。ドリフト注
入過程１２４５の次に、過程１２５５が行われ、この過
程１２５５では、ソース領域７２０とドレイン領域７３
０のＮ＋領域７２１及び７３１（図１４）を画定するた
めにフォトレジストマスクが用いられる。このＮ＋領域
７２１及び７３１は、ドーズ量３．５×１０15〜１．０
×１０16／cm2の不純物を用いて形成される。所望に応
じて実施される過程１２５０が実施されても良く、この
過程１２５０では別個のＰ＋マスクを用いたホウ素の注
入が、過程１２５５前に若しくは後に実施されて、イオ
ン加速電圧２０〜８０ｋｅＶ、ドーズ量５×１０14〜８
×１０15／cm2でホウ素が注入され、上側のボディ接触
部の拡散が画定される。しかし、一般的には、過程１２
５０は必要ではなく、上側のボディ接触部が基板内の不
均一な電流を引き起こすためにこの過程は好ましくない
場合すらある。
フト）が注入され、ドリフト領域７２２と７３２への注
入が行われる（第１４図）。このドリフト注入のドーズ
量は、閾値電圧調節注入層を補償するために通常のドー
ズ量よりも高い価でなければならない。ドリフト注入の
ドーズ量は１×１０12／cm2から７×１０12／cm2であ
り、５×１０12／cm2が好ましい値である。ドリフト注
入過程１２４５の次に、過程１２５５が行われ、この過
程１２５５では、ソース領域７２０とドレイン領域７３
０のＮ＋領域７２１及び７３１（図１４）を画定するた
めにフォトレジストマスクが用いられる。このＮ＋領域
７２１及び７３１は、ドーズ量３．５×１０15〜１．０
×１０16／cm2の不純物を用いて形成される。所望に応
じて実施される過程１２５０が実施されても良く、この
過程１２５０では別個のＰ＋マスクを用いたホウ素の注
入が、過程１２５５前に若しくは後に実施されて、イオ
ン加速電圧２０〜８０ｋｅＶ、ドーズ量５×１０14〜８
×１０15／cm2でホウ素が注入され、上側のボディ接触
部の拡散が画定される。しかし、一般的には、過程１２
５０は必要ではなく、上側のボディ接触部が基板内の不
均一な電流を引き起こすためにこの過程は好ましくない
場合すらある。
【００５９】次に、過程１２６０では、不純物を注入さ
れたドリフト領域が９００〜１０００℃で１０〜２０分
間に亘ってアニールされ、次に珪リン酸ガラス若しくは
ホウ珪リン酸ガラスが堆積され、次に１０〜２０分間に
亘る熱サイクルが実施される。熱の供給（即ち高温度の
合計時間）を最小にすることで、閾値電圧調節注入層及
び所望に応じて用いられるパンチスルー防止注入層が残
され、これは好ましいものである。
れたドリフト領域が９００〜１０００℃で１０〜２０分
間に亘ってアニールされ、次に珪リン酸ガラス若しくは
ホウ珪リン酸ガラスが堆積され、次に１０〜２０分間に
亘る熱サイクルが実施される。熱の供給（即ち高温度の
合計時間）を最小にすることで、閾値電圧調節注入層及
び所望に応じて用いられるパンチスルー防止注入層が残
され、これは好ましいものである。
【００６０】最後に、過程１２６５では、５マスク・２
層金属接続及びパッシベーション過程が実施され、この
過程には、接続マスクエッチング過程と、第１金属体積
過程と、中間層誘電堆積過程と、エッチ（第２）金属堆
積過程と、パッシベーション堆積（ＳｉＮ若しくはガラ
ス）過程と、パッドマスクエッチング過程とが含まれて
いる。過程１２６５は当業者には良く知られた過程であ
る。
層金属接続及びパッシベーション過程が実施され、この
過程には、接続マスクエッチング過程と、第１金属体積
過程と、中間層誘電堆積過程と、エッチ（第２）金属堆
積過程と、パッシベーション堆積（ＳｉＮ若しくはガラ
ス）過程と、パッドマスクエッチング過程とが含まれて
いる。過程１２６５は当業者には良く知られた過程であ
る。
【００６１】これまで説明された実施例は、単なる例示
であって限定を意図するものではない。本発明に基づく
多くの他の実施例若しくは変形実施例は当業者には明ら
かである。それらの実施例の全ては、添付の特許請求の
範囲によって定義される本発明の技術的視点を逸脱する
ものではない。
であって限定を意図するものではない。本発明に基づく
多くの他の実施例若しくは変形実施例は当業者には明ら
かである。それらの実施例の全ては、添付の特許請求の
範囲によって定義される本発明の技術的視点を逸脱する
ものではない。
【００６２】
【発明の効果】本発明によれば、通常のＭＯＳＦＥＴの
オン抵抗を備え、しかもドレイン端子とボディ端子との
間に逆並列ダイオードを動作させない双方向電流阻止Ｍ
ＯＳＦＥＴが提供され、コンピュータ若しくはその他の
装置に供給される電力が大きく減少されることを防止で
きる。
オン抵抗を備え、しかもドレイン端子とボディ端子との
間に逆並列ダイオードを動作させない双方向電流阻止Ｍ
ＯＳＦＥＴが提供され、コンピュータ若しくはその他の
装置に供給される電力が大きく減少されることを防止で
きる。
【図１】接続スイッチを含む、複数のバッテリー回路の
模式図。
模式図。
【図２】図１に示されたスイッチのオン／オフによって
形成される電位差の一例を表す図。
形成される電位差の一例を表す図。
【図３】図１に示されたスイッチのオン／オフによって
形成される電位差の一例を表す図。
形成される電位差の一例を表す図。
【図４】図１に示されたスイッチのオン／オフによって
形成される電位差の一例を表す図。
形成される電位差の一例を表す図。
【図５】充電器を含む複数のバッテリー回路の模式図。
【図６】図５のスイッチのオン／オフによって形成され
る電位差の一例を表す図。
る電位差の一例を表す図。
【図７】ソース領域とボディ領域が短絡されたバーチカ
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
【図８】ソース領域とボディ領域を短絡されたバーチカ
ルＰチャネル二重拡散ＭＯＳＦＥＴの断面図。
ルＰチャネル二重拡散ＭＯＳＦＥＴの断面図。
【図９】ソース領域とボディ領域を短絡されたラテラル
ＮチャネルＭＯＳＦＥＴの断面図。
ＮチャネルＭＯＳＦＥＴの断面図。
【図１０】ソース領域とボディ領域を短絡されたラテラ
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
ルＮチャネル二重拡散ＭＯＳＦＥＴの断面図。
【図１１】背中合わせに接続されたＭＯＳＦＥＴからな
る従来の双方向電流阻止スイッチを表す図。
る従来の双方向電流阻止スイッチを表す図。
【図１２】背中合わせに接続されたＭＯＳＦＥＴからな
る従来の双方向電流阻止スイッチを表す図。
る従来の双方向電流阻止スイッチを表す図。
【図１３】背中合わせに接続されたＭＯＳＦＥＴからな
る従来の双方向電流阻止スイッチを表す図。
る従来の双方向電流阻止スイッチを表す図。
【図１４】本発明に基づく双方向電流阻止ＭＯＳＦＥＴ
の１つのセルの断面図。
の１つのセルの断面図。
【図１５】異なるオン抵抗の特性を有する双方向電流阻
止ＭＯＳＦＥＴの不純物濃度を表す図。
止ＭＯＳＦＥＴの不純物濃度を表す図。
【図１６】異なるオン抵抗の特性を有する双方向電流阻
止ＭＯＳＦＥＴの不純物濃度を表す図。
止ＭＯＳＦＥＴの不純物濃度を表す図。
【図１７】異なるオン抵抗の特性を有する双方向電流阻
止ＭＯＳＦＥＴの不純物濃度を表す図。
止ＭＯＳＦＥＴの不純物濃度を表す図。
【図１８】異なるオン抵抗の特性を有する双方向電流阻
止ＭＯＳＦＥＴの不純物濃度を表す図。
止ＭＯＳＦＥＴの不純物濃度を表す図。
【図１９】図１５〜図１８の不純物濃度に対する閾値電
圧とソース・ボディ領域の電圧の関係を表すグラフ。
圧とソース・ボディ領域の電圧の関係を表すグラフ。
【図２０】図１５〜図１８の不純物濃度を有する双方向
電流阻止ＭＯＳＦＥＴのオン抵抗をソース・ドレイン領
域間の電位差の関数として表したグラフ。
電流阻止ＭＯＳＦＥＴのオン抵抗をソース・ドレイン領
域間の電位差の関数として表したグラフ。
【図２１】本発明に基づく双方向電流阻止ＭＯＳＦＥＴ
のスナップバック特性を表すグラフ。
のスナップバック特性を表すグラフ。
【図２２】本発明に基づく双方向電流阻止ＭＯＳＦＥＴ
を製造する過程を表す流れ図。
を製造する過程を表す流れ図。
７００ ＭＯＳＦＥＴ ７１０ 基板 ７１１ Ｐ＋ボディ領域 ７１２ Ｐ−エピタキシャル領域 ７１３ チャネル領域 ７２０ ソース領域 ７２１ Ｎ＋領域７２１ ７２２ Ｎ−領域 ７３０ ドレイン領域 ７３１ Ｎ＋領域 ７３２ Ｎ−領域 ７４０ Ｐ型閾値電圧調節注入層 ７５０ 酸化膜 ７６０ ポリシリコンゲート ７７０ 寄生ＮＰＮバイポーラトランジスタ Ｂ バス Ｂ１ 第１バッテリー Ｂ２ 第２バッテリー Ｂ４ バックアップ用バッテリー Ｃ１ ＡＣ／ＤＣコンバータ Ｃ３ ＡＣ／ＤＣコンバータ Ｃ５ バッテリー充電器 Ｄ ドレイン Ｇ ゲート ＧＤ１ ゲートドライバ Ｉcharge 充電電流 Ｉload 負荷電流 Ｉd ドレイン電流 Ｌ 負荷またはＤＣ／ＤＣコンバータ Ｓ ソース Ｓ１ スイッチ Ｓ２ スイッチ Ｓ３ スイッチ Ｓ４ スイッチ Ｓ５ スイッチ Ｓ／Ｂ ソース／ボディ Ｖ１ 電圧 Ｖ２ 電圧 Ｖ３ 電圧 Ｖb ボディ電位 Ｖbatt バッテリーの出力電圧 Ｖbus バス電位 Ｖd ドレイン電位 Ｖds ドレイン・ソース間電圧 Ｖg ゲート電位 Ｖds ゲート・ソース間電圧 Ｖs ソース電位 Ｖsb ソース・ボディ間電圧 Ｘ 端子 Ｙ 端子
【手続補正書】
【提出日】平成７年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケビン・ジュウ アメリカ合衆国カリフォルニア州94539・ フリモント・ロングフェロウドライブ 678 (72)発明者 ジュン・ウェイ・チェン アメリカ合衆国カリフォルニア州95070・ サラトガ・ブレイマードライブ 19725
Claims (10)
- 【請求項１】 グランド電位以上の第１電位を提供す
る第１電源と、グランド電位以上の第２電位を提供する
第２電源とを接続する双方向電流阻止ＭＯＳＦＥＴであ
って、 半導体基板と、 各々、前記第１電源と前記第２電源とに接続されるため
の、前記基板に形成された第１Ｎ領域と、第２Ｎ領域
と、 前記基板内に形成されていると共に、グランドに接続さ
れたＰ＋ボディ領域と、 前記基板内の前記Ｐ＋ボディ領域の上に形成されると共
に、前記第１Ｎ領域と前記第２Ｎ領域との間に配置され
たチャネル領域を有するＰ−エピタキシャル領域と、 前記第１Ｎ領域と前記第２Ｎ領域と前記チャネル領域を
覆うように、前記基板の上に配置された薄いＰ＋閾値電
圧調節層と、 前記チャネル領域と前記第１Ｎ領域と前記第２Ｎ領域の
上に形成された酸化膜と、 前記酸化膜の上に形成されたゲートとを有し、 前記第１Ｎ領域と前記第２Ｎ領域の何れもが前記Ｐボデ
ィ領域と短絡されていないことを特徴とする双方向電流
阻止ＭＯＳＦＥＴ。 - 【請求項２】 前記Ｐ−エピタキシャル領域が第１の
ドーパント濃度を有し、前記Ｐ＋ボディ領域が第２のド
ーパント濃度を有し、前記Ｐ閾値電圧調節層が第３のド
ーパント濃度を有し、 前記第３のドーパント濃度が、前記第１のドーパント濃
度と前記第２のドーパント濃度の間の値であることを特
徴とする請求項１に記載の双方向電流阻止ＭＯＳＦＥ
Ｔ。 - 【請求項３】 前記Ｐ閾値電圧調節層が、 第４のドーパント濃度を有する閾値電圧調節注入層と、 第５のドーパント濃度を有するパンチスルー注入層とを
有し、 前記第４のドーパント濃度が前記第５のドーパント濃度
よりも高いことを特徴とする請求項２に記載の双方向電
流阻止ＭＯＳＦＥＴ。 - 【請求項４】 前記閾値電圧調節注入層が前記基板内
に第１の深さで形成されており、 前記パンチスルー注入層が、前記基板内で第２の深さで
形成されており、 前記第２の深さが前記第１の深さよりも大きいことを特
徴とする請求項３に記載の双方向電流阻止ＭＯＳＦＥ
Ｔ。 - 【請求項５】 前記双方向電流阻止ＭＯＳＦＥＴが前
記ゲートと前記第１Ｎ領域及び前記第２Ｎ領域の何れか
一方との間に印加されたゲート駆動電圧によって活性化
され、 前記酸化膜が、前記ゲート駆動電圧に耐えるために必要
な最小の厚さを有することを特徴とする請求項１に記載
の双方向電流阻止ＭＯＳＦＥＴ。 - 【請求項６】 前記双方向電流阻止ＭＯＳＦＥＴが、
前記ゲートと前記第１Ｎ領域と前記第２Ｎ領域の何れか
一方との間に印加されたゲート駆動電圧によって活性化
され、 前記酸化膜が、ブレークダウンせずに、前記ゲート駆動
電圧に耐えるために必要な最少の厚さを有することを特
徴とする請求項４に記載の双方向電流阻止ＭＯＳＦＥ
Ｔ。 - 【請求項７】 双方向電流阻止ＭＯＳＦＥＴのオン抵
抗を低減する方法であって、 前記双方向電流阻止ＭＯＳＦＥＴが、第１のドーパント
濃度を有するＰ型半導体基板を含み、 前記Ｐ型半導体基板には、第１のＮ型領域と第２のＮ型
領域とが形成されており、 前記基板が接地されており、前記第１のＮ型領域と前記
第２のＮ型領域の何れもが接地されておらず、 前記第１のドーパント濃度よりも低い第２のドーパント
濃度を有するＰ型エピタキシャル層を前記半導体基板内
に形成する過程と、 前記第２のドーパント濃度よりも高い第３のドーパント
濃度を有する薄いＰ型閾値電圧調節層を前記エピタキシ
ャル層の上に形成する過程とを有することを特徴とする
双方向電流阻止ＭＯＳＦＥＴのオン抵抗を低減する方
法。 - 【請求項８】 前記Ｐ型閾値電圧調節層を形成する過
程が、 第４のドーパント濃度を有する閾値電圧調節注入層を形
成する過程と、 第５のドーパント濃度を有するパンチスルー注入層を形
成する過程とを有し、 前記第４のドーパント濃度が、前記第５のドーパント濃
度よりも高いことを特徴とする請求項７に記載の方法。 - 【請求項９】 前記閾値電圧調節注入層を形成する過
程が、 前記閾値電圧調節注入層を前記基板内の第１の深さまで
形成する過程を有し、 前記パンチスルー注入層を形成する過程が、前記パンチ
スルー注入層を前記基板の第２の深さまで形成する過程
を有し、 前記第２の深さが前記第１の深さよりも大きいことを特
徴とする請求項８に記載の方法。 - 【請求項１０】 前記ＭＯＳＦＥＴが、ゲートと、前
記第１のＮ領域若しくは前記第２Ｎ領域との間に印加さ
れたゲート駆動電圧によって活性化され、 前記第１Ｎ領域と前記第２Ｎ領域を覆うように前記基板
の上に酸化膜を形成する過程を更に有し、 前記酸化膜が前記ゲート駆動電圧に耐えるために必要な
最小の厚さを有することを特徴とする請求項９に記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/160,539 US5420451A (en) | 1993-11-30 | 1993-11-30 | Bidirectional blocking lateral MOSFET with improved on-resistance |
| US08/160,539 | 1993-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823098A true JPH0823098A (ja) | 1996-01-23 |
| JP2934390B2 JP2934390B2 (ja) | 1999-08-16 |
Family
ID=22577303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6321661A Expired - Lifetime JP2934390B2 (ja) | 1993-11-30 | 1994-11-30 | 双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5420451A (ja) |
| EP (1) | EP0656662B1 (ja) |
| JP (1) | JP2934390B2 (ja) |
| DE (2) | DE69419304T2 (ja) |
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