JPH0338912A - 出力回路 - Google Patents
出力回路Info
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- JPH0338912A JPH0338912A JP1174878A JP17487889A JPH0338912A JP H0338912 A JPH0338912 A JP H0338912A JP 1174878 A JP1174878 A JP 1174878A JP 17487889 A JP17487889 A JP 17487889A JP H0338912 A JPH0338912 A JP H0338912A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の出力回路に関するものである。
従来のこの種の出力回路は例えば第４図に示す如くすっ
ている。電′ｒＸ端４と接地端７との間に、ＭＯＳトラ
ンジスタＱ１とＱ２との直列回路が介装しており、ＭＯ
Ｓ トランジスタＱ、 とＱ２との接続点は出力端３
と接続される。出力端３はキャパシタＣを介して接地端
７と接続される。前記ＭＯＳ ）ランジスクＱ１及び
Ｑ２のゲートには、人力信号φ１及びφ２が各別に人力
される。
ている。電′ｒＸ端４と接地端７との間に、ＭＯＳトラ
ンジスタＱ１とＱ２との直列回路が介装しており、ＭＯ
Ｓ トランジスタＱ、 とＱ２との接続点は出力端３
と接続される。出力端３はキャパシタＣを介して接地端
７と接続される。前記ＭＯＳ ）ランジスクＱ１及び
Ｑ２のゲートには、人力信号φ１及びφ２が各別に人力
される。
次にこの動作を説明する。ＭＯＳ ｌ−ランジスクＱ
Ｑ２のゲートに人力される人力信号φ１．φ２の２進論
理埴ｒＨＪ、ｒＬＪによりＭＯＳ ｌ−ランジスタＱ
、、Ｑ２が導通、非導通になり、その２進論理値の組合
せにより、出力端３と接続されたキャパシタＣが充電又
は放電されて、出力端３の電圧レベルはｒＨ，又は「Ｌ
」になる。また人力信号φ１．φ２がともにｒ Ｌ Ｊ
レベルのときはＭＯＳトランジスタＱ、、Ｑ、はともに
非導通になり、出力端３は高インピーダンス状態になる
。
Ｑ２のゲートに人力される人力信号φ１．φ２の２進論
理埴ｒＨＪ、ｒＬＪによりＭＯＳ ｌ−ランジスタＱ
、、Ｑ２が導通、非導通になり、その２進論理値の組合
せにより、出力端３と接続されたキャパシタＣが充電又
は放電されて、出力端３の電圧レベルはｒＨ，又は「Ｌ
」になる。また人力信号φ１．φ２がともにｒ Ｌ Ｊ
レベルのときはＭＯＳトランジスタＱ、、Ｑ、はともに
非導通になり、出力端３は高インピーダンス状態になる
。
〔発明が解決しようとする課題］
前述したように従来の出力回路は出力端３の電圧レベル
がｒｌ、Ｊからｒ ）ｌ ４に変化するときには、？’
ｌＯ５トランジスタＱ、を通ってキャパシタＣへ充電電
流が一気に流れる。それにより電源ラインの電圧を瞬間
的に低下させるノイズが電源ラインに生じてその周辺回
路のトランジスタの動作が不安定になるという問題があ
る。また出力端３の電圧レベルが「Ｈ」から「Ｌ」に変
化するときにはＭＯＳトランジスタＱ２を通って接地端
７ヘキヤパシタＣの放電電流が一気に流れる。それによ
り接地ラインの電圧を瞬間的に上昇させるノイズが接地
ラインに生して、その周辺回路のトランジスタノ動作が
不安定になるという問題がある。
がｒｌ、Ｊからｒ ）ｌ ４に変化するときには、？’
ｌＯ５トランジスタＱ、を通ってキャパシタＣへ充電電
流が一気に流れる。それにより電源ラインの電圧を瞬間
的に低下させるノイズが電源ラインに生じてその周辺回
路のトランジスタの動作が不安定になるという問題があ
る。また出力端３の電圧レベルが「Ｈ」から「Ｌ」に変
化するときにはＭＯＳトランジスタＱ２を通って接地端
７ヘキヤパシタＣの放電電流が一気に流れる。それによ
り接地ラインの電圧を瞬間的に上昇させるノイズが接地
ラインに生して、その周辺回路のトランジスタノ動作が
不安定になるという問題がある。
本発明は斯かる問題に鑑み、キャパシタを充電又は放電
させて出力端の電圧レベルを変化させる場合に、電源ラ
イン又は接地ラインに生じるノイズを抑制できる出力回
路を提供することを目的とする。
させて出力端の電圧レベルを変化させる場合に、電源ラ
イン又は接地ラインに生じるノイズを抑制できる出力回
路を提供することを目的とする。
〔課題を解決するための手段〕
本発明に係る出力回路は、電源端と接地端間に、同一導
電型の第１．第２のトランジスタの直列回路を接続して
、それらの第１．第２のトランジスタに第３．第４のト
ランジスタを並列接続し、電源の電圧変動を検出する電
圧変動検出回路の出力に関連して、第３．第４のトラン
ジスタの一方を導通させる構成にする。
電型の第１．第２のトランジスタの直列回路を接続して
、それらの第１．第２のトランジスタに第３．第４のト
ランジスタを並列接続し、電源の電圧変動を検出する電
圧変動検出回路の出力に関連して、第３．第４のトラン
ジスタの一方を導通させる構成にする。
〔作用］
第１トランジスタの導通によりキャパシタを充電する。
第２トランジスタの導通によりキャパシタが放電する。
第１又は第２トランジスタが導通しているとき、電圧変
動検出回路が所定値以上の電圧を検出すると第３又は第
４１−ランジスタが非導通になり、所定値以下の電圧を
検出すると第３又は第４トランジスタが導通ずる。
動検出回路が所定値以上の電圧を検出すると第３又は第
４１−ランジスタが非導通になり、所定値以下の電圧を
検出すると第３又は第４トランジスタが導通ずる。
よって電源の電圧変動に関連してキャパシタの充電電流
及び放電電流を加減して電源ライン及び接地ラインに生
じるノイズを抑制する。
及び放電電流を加減して電源ライン及び接地ラインに生
じるノイズを抑制する。
以下本発明をその実施例を示す図面により詳述する。第
１図は本発明に係る出力回路の回路図である。電源が接
続される電源端４と接地端７との間に抵抗Ｒ１とＲ２と
の直列回路が介装される。
１図は本発明に係る出力回路の回路図である。電源が接
続される電源端４と接地端７との間に抵抗Ｒ１とＲ２と
の直列回路が介装される。
抵抗Ｒ１とＲ２との接続点はインバータＩ、、Ｌを介し
てＮＡＮＤ回路ＮＡ、及びＮＡ、の一方の入力端子ＮＡ
、□及びＮＡ２．と夫々接続されている。そして、これ
ら抵抗Ｒ＋、Ｒ’ｚ及びインバータＩｔ、ｒｚにより電
圧変動検出回路Ａを構成している。人力信号φ、が入力
されるＮチャネルＭＯＳ ）ランジスタＱ：ｌのゲート
Ｇは、前記ＮＡＮＤ回路ＮＡ＋の他方の入力端子ＮＡ１
．と、ＮチャネルＭＯＳ トランジスタＱ。
てＮＡＮＤ回路ＮＡ、及びＮＡ、の一方の入力端子ＮＡ
、□及びＮＡ２．と夫々接続されている。そして、これ
ら抵抗Ｒ＋、Ｒ’ｚ及びインバータＩｔ、ｒｚにより電
圧変動検出回路Ａを構成している。人力信号φ、が入力
されるＮチャネルＭＯＳ ）ランジスタＱ：ｌのゲート
Ｇは、前記ＮＡＮＤ回路ＮＡ＋の他方の入力端子ＮＡ１
．と、ＮチャネルＭＯＳ トランジスタＱ。
のゲートＧと、ＮチャネルＭＯＳ ｌ−ランジスタＱ
Ｉ。
Ｉ。
のドレインＤとに夫々接続され、またインバータＩ４を
介してトランジスタＱ、。のゲートＧと接続される３Ｎ
ＡＮＤ回路ＮＡ、の出力端子はＭＯＳ Ｉ−ランジス
タＱ、のドレインＤと接続される。ＭＯＳトランジスタ
Ｑ、。及びＱ、の各ソースＳはＮチャネルＭＯＳトラン
ジスタＱ、のゲートＧと接続され、そのソースＳは電源
端４と接続される。
介してトランジスタＱ、。のゲートＧと接続される３Ｎ
ＡＮＤ回路ＮＡ、の出力端子はＭＯＳ Ｉ−ランジス
タＱ、のドレインＤと接続される。ＭＯＳトランジスタ
Ｑ、。及びＱ、の各ソースＳはＮチャネルＭＯＳトラン
ジスタＱ、のゲートＧと接続され、そのソースＳは電源
端４と接続される。
電源端４と接地端７との間には、前記ＭＯＳトランジス
タＱ３とＮチャネルＭＯＳ ｌ−ランジスタＱ４との
直列回路が介装され、それらのＭＯＳ ｌ−ランジス
タＱ、とＡ４の各ドレインＤの接続点は出力端３と接続
される。この出力端３には前記ＭＯＳ トランジスタ
Ｑ５のドレインＤ及びソースＳを接地端７と接続してい
るＭＯＳ Ｉ−ランジスタＱ６のドレインＤが接続さ
れ、また出力端３はキャパシタＣを介して接地される。
タＱ３とＮチャネルＭＯＳ ｌ−ランジスタＱ４との
直列回路が介装され、それらのＭＯＳ ｌ−ランジス
タＱ、とＡ４の各ドレインＤの接続点は出力端３と接続
される。この出力端３には前記ＭＯＳ トランジスタ
Ｑ５のドレインＤ及びソースＳを接地端７と接続してい
るＭＯＳ Ｉ−ランジスタＱ６のドレインＤが接続さ
れ、また出力端３はキャパシタＣを介して接地される。
入力信号φ２が人力されるＭＯＳトランジスタＡ４のゲ
ートＧは、ＮＡＮＤＡ路ＮＡ２の他方の入力端子ＮＡｚ
ｂ と、ＮチャネルＭＯＳ Ｉ−ランジスタＱ、の
ゲートＧと、ＮチャネルＭＯＳ ）ランジスタＱ８の
ドレインＤと接続され、またインバータＩ４を介してＮ
チャネルＭＯＳ ）ランジスタＱ８のゲートと接続さ
れる。ＮＡＮＤＡ路ＮＡ２の出力端子はＭＯＳ トラ
ンジスタＱ７のドレインＤと接続される。ＭＯＳ ト
ランジスタＱ７とＡ８の各ソースＳは前記ＭＯＳ ト
ランジスタＱ６のゲートＧと接続される。
ートＧは、ＮＡＮＤＡ路ＮＡ２の他方の入力端子ＮＡｚ
ｂ と、ＮチャネルＭＯＳ Ｉ−ランジスタＱ、の
ゲートＧと、ＮチャネルＭＯＳ ）ランジスタＱ８の
ドレインＤと接続され、またインバータＩ４を介してＮ
チャネルＭＯＳ ）ランジスタＱ８のゲートと接続さ
れる。ＮＡＮＤＡ路ＮＡ２の出力端子はＭＯＳ トラ
ンジスタＱ７のドレインＤと接続される。ＭＯＳ ト
ランジスタＱ７とＡ８の各ソースＳは前記ＭＯＳ ト
ランジスタＱ６のゲートＧと接続される。
次にこのように構成した出力回路の動作を第２図及び第
３図とともに説明する。第２図は定圧変動検出回路Ａの
出力信号ＳＡを縦軸とし、電源端４の電圧ＶＣＣを横軸
として示している電圧変動検出回路への動作特性図であ
り、第３図は電圧変動検出回路Ａの出力信号ＳＡ、入力
信号φ０．φ２及びＭＯＳ ）ランジスタＱ５．Ｑ、
のゲートに与える信号ＳＢ、Ｓｃの真理値を示したもの
である。
３図とともに説明する。第２図は定圧変動検出回路Ａの
出力信号ＳＡを縦軸とし、電源端４の電圧ＶＣＣを横軸
として示している電圧変動検出回路への動作特性図であ
り、第３図は電圧変動検出回路Ａの出力信号ＳＡ、入力
信号φ０．φ２及びＭＯＳ ）ランジスタＱ５．Ｑ、
のゲートに与える信号ＳＢ、Ｓｃの真理値を示したもの
である。
先ず電圧変動検出回路への動作を説明する。いま電源端
４の電圧ＶＣＣが上昇してＶ ｅｅｌになった場合、イ
ンバータ１１の入力端子、つまりノードＮＤ、の電圧は
（Ｒ，・Ｖ ｃｃ、）／ （ＲＩ＋ Ｒ２）となり、上
昇する前の入力端子（ＲＺ ・ＶＣＣ）／ （Ｒ＋＋’
Ｒ２）より若干上界する。ここで、インバータＬのしき
い値を（Ｒｚ・ＶＣＣ）／（Ｒ，＋Ｒ２）以上の所定値
に設定しておけば、電源端４の電圧が所定値以上又は以
下に変動したことが検出できる。即ち、電源端４の電圧
ＶＣＣが所定値以上になれば電圧変動検出回路への出力
信号ＳＡは「１１」レベルに、所定（ｆｉ以下になれば
ｒｌ、ｊレベルになる２値信号が得られる。
４の電圧ＶＣＣが上昇してＶ ｅｅｌになった場合、イ
ンバータ１１の入力端子、つまりノードＮＤ、の電圧は
（Ｒ，・Ｖ ｃｃ、）／ （ＲＩ＋ Ｒ２）となり、上
昇する前の入力端子（ＲＺ ・ＶＣＣ）／ （Ｒ＋＋’
Ｒ２）より若干上界する。ここで、インバータＬのしき
い値を（Ｒｚ・ＶＣＣ）／（Ｒ，＋Ｒ２）以上の所定値
に設定しておけば、電源端４の電圧が所定値以上又は以
下に変動したことが検出できる。即ち、電源端４の電圧
ＶＣＣが所定値以上になれば電圧変動検出回路への出力
信号ＳＡは「１１」レベルに、所定（ｆｉ以下になれば
ｒｌ、ｊレベルになる２値信号が得られる。
次に出力端３の電圧レベルがｒｌ、Ｊからｒ ＨＪに変
化する場合を考えると、このときは入力信号φ１がｒｌ
、Ｊからｒｌ（Ｊレベルに変化する。それによりＭＯＳ
）ランジスタＱ３が導通して電源端４からキャパシ
タＣに充電電流が流れて出力端３の電圧レベルは「Ｌ」
からｒＨ，に変化する。ここで例えば第４図に示した従
来の出力回路のＭＯＳトランジスタＱ２のチャネル幅を
Ｗとし、第１図に示すＭＯＳトランジスタＱ、、Ｑ、の
チャネル幅を例えばＷ／２とすると、入力信号φ１が「
１−」から「１１」レベルに変化することで先ずＭＯＳ
）ランジスタＱ、のみが導通するから、従来に比べ
てチャネル幅が半分になって、それによりキャパシタＣ
の充電電流が減少する。そして、これまでの説明では電
圧変動検出回路Ａの出力信号ＳＡがｒ ＨＪ即ちＮＡＮ
Ｄ回路ＮＡ、の入力端子Ｎ八、 がｒ ＨＪレベルで
あり、人力信号φ、がｒＨ，レベル、つまりＮＡＮＤ回
路ＮＡ、の入力端子ＮＡ＋ｂがｒ Ｈ、レベルであり、
その出力レベルが「Ｌ」であって、ＭＯＳトランジスタ
Ｑ、の導通によりＭＯＳトランジスタＱ。
化する場合を考えると、このときは入力信号φ１がｒｌ
、Ｊからｒｌ（Ｊレベルに変化する。それによりＭＯＳ
）ランジスタＱ３が導通して電源端４からキャパシ
タＣに充電電流が流れて出力端３の電圧レベルは「Ｌ」
からｒＨ，に変化する。ここで例えば第４図に示した従
来の出力回路のＭＯＳトランジスタＱ２のチャネル幅を
Ｗとし、第１図に示すＭＯＳトランジスタＱ、、Ｑ、の
チャネル幅を例えばＷ／２とすると、入力信号φ１が「
１−」から「１１」レベルに変化することで先ずＭＯＳ
）ランジスタＱ、のみが導通するから、従来に比べ
てチャネル幅が半分になって、それによりキャパシタＣ
の充電電流が減少する。そして、これまでの説明では電
圧変動検出回路Ａの出力信号ＳＡがｒ ＨＪ即ちＮＡＮ
Ｄ回路ＮＡ、の入力端子Ｎ八、 がｒ ＨＪレベルで
あり、人力信号φ、がｒＨ，レベル、つまりＮＡＮＤ回
路ＮＡ、の入力端子ＮＡ＋ｂがｒ Ｈ、レベルであり、
その出力レベルが「Ｌ」であって、ＭＯＳトランジスタ
Ｑ、の導通によりＭＯＳトランジスタＱ。
は非導通になる。そのように電源端の電圧■。、が所定
値以上にある場合にはＭＯＳ Ｉ−ランジスタＱ３か
らキャパシタＣへ充電電流が流れることになり、キャパ
シタＣへ一気に充電電流を流さない。そしてＮ源端の電
圧■。が所定値以下に低下して電圧変動検出回路穴の出
力信号ＳＡがｒ Ｊ、 Ｊレベルになると、ＮＡＩＪＤ
回路ＮＡ、の出力がｒＨ」レベルになってＭＯＳトラン
ジスタＱ、の導通によりＭＯＳ ）ランジスタＱ５が
導通して、ＭＯＳトランジスタＱ３及びＱ、からキャパ
シタＣに充電電流が流れる。
値以上にある場合にはＭＯＳ Ｉ−ランジスタＱ３か
らキャパシタＣへ充電電流が流れることになり、キャパ
シタＣへ一気に充電電流を流さない。そしてＮ源端の電
圧■。が所定値以下に低下して電圧変動検出回路穴の出
力信号ＳＡがｒ Ｊ、 Ｊレベルになると、ＮＡＩＪＤ
回路ＮＡ、の出力がｒＨ」レベルになってＭＯＳトラン
ジスタＱ、の導通によりＭＯＳ ）ランジスタＱ５が
導通して、ＭＯＳトランジスタＱ３及びＱ、からキャパ
シタＣに充電電流が流れる。
それによりアクセス動作の遅延を軽減することになり、
また電源端の電圧ＶＣＣが上男しているときに流れる充
電電流が電源ラインのインダクタンス成分に流れること
により誘起するノイズの電圧Ｌ・（ｄｉ／ｄＬ）を減少
させることになる。
また電源端の電圧ＶＣＣが上男しているときに流れる充
電電流が電源ラインのインダクタンス成分に流れること
により誘起するノイズの電圧Ｌ・（ｄｉ／ｄＬ）を減少
させることになる。
一方、出力端３の電圧レベルがｒ １１ Ｊから「Ｌ」
に変化する場合を考えると、このときは人力信号φ２が
ｒｌＪレヘルからｒ Ｉ（Ｊレベルに変化する。
に変化する場合を考えると、このときは人力信号φ２が
ｒｌＪレヘルからｒ Ｉ（Ｊレベルに変化する。
それにより？ＩＯ５）ランジスタＱ４が導通してそれに
キャパシタＣの放電電流が流れ、出力端３がｒ ＨＪレ
ベルから「Ｌ」レベルに変化する。ここで、前述したよ
うに従来の出力回路のＭＯＳ ）ランジスタＱ２のチ
ャネル幅をＷとし、第１図のＭＯＳトランジスタＱ４．
Ｑ６のチャネル幅をＷ／２としているから、人力信号φ
２がｒ（−」レベルから用■」レベルに変化をすること
で、先ずＭＯＳ Ｉ−ランジスタＱ、のみが導通する
から、従来に比べてチャネル幅が半分になって、それに
よりキャパシタＣの放電電流が減少する。そして、これ
までの説明では電圧変動検出回路Ａの出力信号Ｓ、がｒ
Ｈ，即ち、ＮＡＮＤＡ路ＮＡ２の入力端子ＮＡ２．が川
−Ｉ」レベルであり、人力信号φ２がｒ Ｈ、レベル、
つまりＮＡＮＤＡ路ＮＡ２の入力端子ＮＡｚｂが「１１
」レベルであり、その出力レベルが「Ｌ」であって、Ｍ
ＯＳトランジスタＱ７の導通によりＭＯＳ １〜ラン
ジスタＱ６は非導通になる。そのように電源端の電圧Ｖ
ＣＣが所定値以上にある場合にはＭＯＳ トランジス
タＱ。
キャパシタＣの放電電流が流れ、出力端３がｒ ＨＪレ
ベルから「Ｌ」レベルに変化する。ここで、前述したよ
うに従来の出力回路のＭＯＳ ）ランジスタＱ２のチ
ャネル幅をＷとし、第１図のＭＯＳトランジスタＱ４．
Ｑ６のチャネル幅をＷ／２としているから、人力信号φ
２がｒ（−」レベルから用■」レベルに変化をすること
で、先ずＭＯＳ Ｉ−ランジスタＱ、のみが導通する
から、従来に比べてチャネル幅が半分になって、それに
よりキャパシタＣの放電電流が減少する。そして、これ
までの説明では電圧変動検出回路Ａの出力信号Ｓ、がｒ
Ｈ，即ち、ＮＡＮＤＡ路ＮＡ２の入力端子ＮＡ２．が川
−Ｉ」レベルであり、人力信号φ２がｒ Ｈ、レベル、
つまりＮＡＮＤＡ路ＮＡ２の入力端子ＮＡｚｂが「１１
」レベルであり、その出力レベルが「Ｌ」であって、Ｍ
ＯＳトランジスタＱ７の導通によりＭＯＳ １〜ラン
ジスタＱ６は非導通になる。そのように電源端の電圧Ｖ
ＣＣが所定値以上にある場合にはＭＯＳ トランジス
タＱ。
のみを通ってキャパシタＣの放電電流が流れることにな
り、接地端７へ一気に放電電流を流さない。
り、接地端７へ一気に放電電流を流さない。
また、反対に電源端の電圧Ｖ。Ｃが所定値以下に低下し
て電圧変動検出回路への出力信号Ｓ１が用７Ｊレベルに
なると、ＮＡＮＤＡ路ＮＡ２の出力がｒ ＨＪレベルに
なってＭＯＳ ）ランジスタＱ７の導通によりＭＯＳ
トランジスタＱ６が導通して、ＭＯＳ ）ランジスタ
Ｑ４及びＱ６を通ってキャパシタＣの放電電流が流れる
。それによりアクセス動作の遅延を軽減することになり
、また電源端の電圧ＶＣＣが上昇しているときに流れる
放電電流が接地ラインのインダクタンス成分に流れるこ
とにより誘起するノイズの電圧Ｌ・（ｄｉ／ｄｔ）を減
少させることができる。
て電圧変動検出回路への出力信号Ｓ１が用７Ｊレベルに
なると、ＮＡＮＤＡ路ＮＡ２の出力がｒ ＨＪレベルに
なってＭＯＳ ）ランジスタＱ７の導通によりＭＯＳ
トランジスタＱ６が導通して、ＭＯＳ ）ランジスタ
Ｑ４及びＱ６を通ってキャパシタＣの放電電流が流れる
。それによりアクセス動作の遅延を軽減することになり
、また電源端の電圧ＶＣＣが上昇しているときに流れる
放電電流が接地ラインのインダクタンス成分に流れるこ
とにより誘起するノイズの電圧Ｌ・（ｄｉ／ｄｔ）を減
少させることができる。
このようにして電源端４の電圧■。、の変動に関連して
、キャパシタＣの充電電流及び放電電流を加減するから
、電源端の電圧ＶＣＣが上昇している場合でも電源ライ
ン及び接地ラインに流れる充電又は放電電流により誘起
するノイズを抑制する。
、キャパシタＣの充電電流及び放電電流を加減するから
、電源端の電圧ＶＣＣが上昇している場合でも電源ライ
ン及び接地ラインに流れる充電又は放電電流により誘起
するノイズを抑制する。
それにより、電源及び接地ラインの周辺回路のトランジ
スタを常に安定に動作させ得ることになる。
スタを常に安定に動作させ得ることになる。
〔発明の効果］
以上詳述したように、本発明の出力回路は、その出力端
の電圧レベルを変化させる場合に、キャパシタの充電電
流又は放電電流を、電源の電圧変動に関連して加減制御
するから、電源ライン又は接地ラインムこ誘起するノイ
ズが抑制される。よって本発明によれば電ｔＡ端の電圧
変動により、電源及び接地ラインの周辺回路のトランジ
スタの動作が不安定になることがなく、信頼性が高い出
力回路を提供できる優れた効果を奏する。
の電圧レベルを変化させる場合に、キャパシタの充電電
流又は放電電流を、電源の電圧変動に関連して加減制御
するから、電源ライン又は接地ラインムこ誘起するノイ
ズが抑制される。よって本発明によれば電ｔＡ端の電圧
変動により、電源及び接地ラインの周辺回路のトランジ
スタの動作が不安定になることがなく、信頼性が高い出
力回路を提供できる優れた効果を奏する。
第１図は本発明に係る出力回路の回路図、第２図は電圧
変動検出回路の動作特性図、第３図は各部信号の真理値
を示す図、第４図は従来の出力回路の回路図である。 ３・・・出力端 ４・・・電源端 ７・・・接地端 Ａ
・・・電圧変動検出回路 Ｉ、、ｆ２．［３，１，・・
・インバータ Ｑ３．Ｑ４〜Ｑ、。・・・ＮチャネルＭ
Ｏ５ｌ−ランジスタ ＮＡ＋ 、 ＮＡ２・・・ＮＡＮ
Ｄ回路 Ｃ・・・キャパシタ なお、図中、同一符号は同一、又は相当部分を示す。
変動検出回路の動作特性図、第３図は各部信号の真理値
を示す図、第４図は従来の出力回路の回路図である。 ３・・・出力端 ４・・・電源端 ７・・・接地端 Ａ
・・・電圧変動検出回路 Ｉ、、ｆ２．［３，１，・・
・インバータ Ｑ３．Ｑ４〜Ｑ、。・・・ＮチャネルＭ
Ｏ５ｌ−ランジスタ ＮＡ＋ 、 ＮＡ２・・・ＮＡＮ
Ｄ回路 Ｃ・・・キャパシタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）電源端と接地端間に、同一導電型の第１、第２の
トランジスタを直列接続して、該第１、第２のトランジ
スタの接続点をキャパシタを介して接地している出力回
路において、 前記電源の電圧変動を検出する電圧変動検出回路と、前
記第１、第２のトランジスタの夫々と並列接続している
第３、第４のトランジスタとを備え、前記電圧変動検出
回路の出力に関連して第３、第４のトランジスタの一方
を導通すべく構成してあることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174878A JPH0338912A (ja) | 1989-07-05 | 1989-07-05 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174878A JPH0338912A (ja) | 1989-07-05 | 1989-07-05 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338912A true JPH0338912A (ja) | 1991-02-20 |
Family
ID=15986240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174878A Pending JPH0338912A (ja) | 1989-07-05 | 1989-07-05 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338912A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002279482A (ja) * | 2001-03-22 | 2002-09-27 | Oki Electric Ind Co Ltd | 硬貨入金口 |
| JP2005136950A (ja) * | 2003-10-31 | 2005-05-26 | Hynix Semiconductor Inc | Ｃｍｏｓ出力バッファ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123827A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体集積回路における出力回路 |
| JPS63105518A (ja) * | 1986-10-22 | 1988-05-10 | Nissan Motor Co Ltd | 半導体集積回路 |
-
1989
- 1989-07-05 JP JP1174878A patent/JPH0338912A/ja active Pending
Patent Citations (2)
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