JPH0338922A

JPH0338922A - アナログ／ディジタル変換器を含むファジィ推論回路

Info

Publication number: JPH0338922A
Application number: JP1172961A
Authority: JP
Inventors: Hiroshi Ikeda; 博池田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-07-06
Filing date: 1989-07-06
Publication date: 1991-02-20
Anticipated expiration: 2011-03-29
Also published as: JPH0834429B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は、アナログ／デジタル変換器（以下Ａ／Ｄ変
換器と略記）に関し、特にファジィ、コントローラに好
適なＡ／Ｄ変換器に関する。

〔従来技術〕

従来のＡ／Ｄ変換器としては１例えば第６図に示すよう
なものがある。

Ａ／Ｄ変換器には多くの種類があるが、ここでは逐次比
較型を示した。この逐次比較型は、中速（数μｓ〜数百
μｓの変換時間）で、素子数が比較的少なく、高集積化
に適している。

第６図において、（ａ）は電圧比較型、（ｂ）は電流比
較型、（Ｃ）は電荷比較型を示す。

第６図の回路においては、デジタル／アナログ変換器（
以下、Ｄ／Ａ変換器と略記）１のアナログ出力（電圧Ｖ
Ｄあるいは電流Ｉｎ）と変換すべきアナログ入力電圧３
とをコンパレータ回路２で比較し、制御回路４およびレ
ジスタ５１によってＤ／Ａ変換器１の出力を逐次変え、
ちょうどアナログ入力電圧３と等しいと思われるところ
でレジスタ５（のデータを取り出すと、そのデータがデ
ジタル変換されたデータとｆ、Ａ　’）。

第７図および第８図は、上記第６図に示したようなＡ／
Ｄ変換器をファジィ・チップと組み合わせてファジィ・
コントローラを構成した例を示す図である。なお、この
ようなファジィ・コントローラに関しては、例えば、「
日経エレクトロニクス、Ｎα４５７、ρＰ、１５７−１
６８，１９８８Ｊに記載されている。

図示のごときファジィ・コントローラにおいては、入力
信号をＡ／Ｄ変換器でデジタル量に変換したのち、デジ
タル処理を行なうファジィ・プロセッサ（第７図ではＳ
ＲＡＭ主体、第８図ではＥＰＲＯＭ主体で構成）でファ
ジィ推論し、その結果をＤ／Ａ変換器でアナログ量に変
換している。

上記のように、デジタル処理をするファジィ推論器にお
いては、実用的にはアナログ量で入力してアナログ量で
出力することが多いため、入力信号を一旦Ａ／Ｄ変換し
、デジタル処理した後に。

その結果をＤ／Ａ変換して出力する構成となるので、全
体の規模が大きくなると共に実効的な推論速度（アナロ
グ入力からアナログ出力までの時間）にも限界が出てく
る。一方、全てをアナログ回路で構成すれば構成は簡略
化されるが、コントローラの信頼性、耐ノイズ性、大規
模化、低消費電力化を考慮すると、デジタル処理の方が
有利である。

〔発明が解決しようとする課題〕

上記のごとく、従来のＡ／Ｄ変換器をファジィ・コント
ローラに使用する場合には、入力アナログ量をデジタル
量に変換した後にファジィ推論を行ない、その結果を再
びアナログ量に変換して出力するために、Ａ／Ｄ変換器
、ファジィ・デジタル・プロセッサ、Ｄ／Ａ変換器の構
成となっていたので、構成が大規模化し、処理の流れが
長くなる。

そのため、コンパクト化や高速化が可能になるというフ
ァジィ・コントローラの利点が減殺されるという問題が
あった。

この発明は、上記のごとき従来技術の問題を解決するこ
とを目的とするものである。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。

すなわち、本発明のＡ／Ｄ変換器においては。

複数の基準電圧を入力してそれぞれ所定のメンバーシッ
プ関数に対応してデコードする複数のデコーダ・ブロッ
クを設け、その出力とアナログ入力信号とを比較するよ
うに構成し、Ａ／Ｄ変換器自体を、アナログ入力信号に
応じてファジィ推論結果（あるいは途中結果）をデジタ
ル量で出力するようにａｔすることにより、ファジィ・
コントローラ全体の構成を簡略化することが出来るよう
にしたものである。

なお、上記の各デコーダ・ブロックは、例えば、後記第
２図（ｂ）に示すように、一つのデジタル量について対
応するアナログ量が複数存在する多価関数（例えば２価
関数）の特性を有し、また、第２図（ｃ）に示すように
、複数のデコーダ・ブロックのうちの隣あったもののア
ナログ量が重なりあった特性を有する。

〔実施例〕

第１図は、本発明の一実施例のブロック図である。

第工図の回路は、１！電圧１ａ、・・・ｌｃｎ・・・を
出力する基準電圧発生器１ａと、デコーダ・ブロック１
ｂ□、１ｂ２．・・・ｌｂｎと、コンパレータ回路２と
、アップ・ダウン・カウンタ５と、出力ラッチ回路６と
から構成されている。また、１　ｃ、　、　　１　ｃ２
、・・・ｌｃｎはそれぞれデコーダ・ブロック１ｂ□、
　　ｌｂ２、・・・ｌｂｏの出力を示す。なお、第工図
には記載していないが、制御用の論理回路が若干必要で
ある。

また、上記のデコーダ・ブロックｌｂ、は第２図（ａ）
に示すような構成になっている（詳細後述）。

次に作用を説明する。

まず、第３図に基づいてファジィ推論の概略を説明する
。

第３図に示すように、ファジィ推論では複数の１ｆ−ｔ
ｈｅｎ形式のルールを考える。また、この場合は、二つ
のルール（ｒｕｌｅ　１　、　ｒｕｌｅ　２　）を例と
して説明する。

第３図において、Ｘ、、Ｘ２は入力信号であり、具体的
にはセンサ信号等である。ｙは出力信号であり、具体的
にはアクチュエータ制御信号むどである。また、Ａ　）
　１〜Ａ　２　、はファジィ量であり、具体的には「少
し大きい」　「やや少々い」などのあいまいな表現を表
わしている。そしてＡｏ、〜Ａ　２３は図示のようなｘ
ｌ、ｘ２、ｙの関数で表現され、メンバーシップ関数と
呼ばれる。メンバーシップ関数の横軸はＸ工、Ｘｚ−：
／であるが、縦軸はグレードｇと呼んで、あいまいさの
度合を表わす。グレードを規格化すると、ｇ＝ｌはあい
まいさのない集合であり、ｇ＝Ｑはその集合に含まれて
いないことを示す。ルールに応じてメンバーシップ関数
によって表現すると図示のようになる。

ここで、入力信号にｘ、＝ｘ、　　、　ｘ、＝ｘ、＠と
いう値が入ると、各々のメンバーシップ関数に従ってグ
レードｇが出る。推論の方法としては、各々のルールで
前件部のグレートビの最小ｇＴを求め（ｇｒｘとｇｒｚ
）、後件部のメンバーシップ関数をｇ’ｒでカットする
。カットされた各々のｙのメンバーシップ関数を合成（
最大値の線）し、最後に合成されたメンバーシップの重
心を求めて出力値ｙｏを算出する。なお、この算出方法
の詳細は。

「日経エレクトロニクス、Ｎａ２Ｓ２、ｐｐ、１６０Ｊ
等に記載されている。

出力値ｙｏを求める操作（非ファジィ化）は上記の他に
も種々の方法があり１例えば、後件部のメンバーシップ
関数のｇ＝１の値ｙ□、ｙ２とグレードｇＴ、−ｇＴｘ
とにより・ｇＴｘ＋ｇＴｚのように平均をとっても良い非ファジィ化ができる。第
３図はこの方法を用いた場合を例示している。なお、こ
の方法に関しては、例えば、「インターナショナルワー
クショップオン　ファジィシステムアプリケーションズ
　（”ＩｎｔｅｒｎａｔｉｏｎａｌＷｏｒｋｓｈｏｐ　
ｏｎ　Ｆｕｚｚｙ　Ｓｙｓｔｅｍ　Ａｐｐｌｉｃａｔｉ
ｏｎｓ、”　１９８ｇ。

ρｐ、２５２−２５３．）　Ｊに記載されている。

本発明のＡ／Ｄ変換器の役割は、アナログ入力信号（ｘ
ｚｏやｘ２°）が入力された時に、メンバーシップ関数
に従ってそのグレードｇＴをデジタル信号で出力するこ
とにある。

次に、第１図の回路の動作について説明する。

まず、基準電圧発生器１ａから出力される一群の、Ｕ＊
、ｔｔ圧１ａ□、・・・ｌａｎ・・・のうちの一つをデ
コーダ・ブロックｌｂ、、　ｌｂ２、・・・ｌｂ、を介
して、その出力Ｉ　Ｃ，、Ｉ　Ｃ２、・・・１ｃｎとし
て取り出し、コンパレータ回路２の入力１ｃに入れ、変
換すべき入力アナログ信号３と上記の基準電圧とをコン
パレータ回路２で比較する。そして取り出す基準電圧を
変え（詳細後述）、コンパレータ回路２が反転するまで
上記の動作を繰り返す。

コンパレータ回路２の出力（リセット信号２ｂ）が立上
がると、アップ・ダウン・カウンタ５はその出力を出力
ラッチ回路６に送出し、かつリセットされる。

上記の出力ラッチ回路６の出力８が、アナログ入力（８
号３に対応するデジタル信号である。

この出力８がメンバーシップ関数によるグレードに対応
するためには、デコーダ・ブロックｌｂ、、１ｂ２．・
・・ｌｂ、を工夫する必要がある。第１図にはデコーダ
・ブロック１ｂ□、１ｂ２、・・・１ｂｎの各々にメン
バーシップ関数の形が模式的に書いである。

なお、デコーダブロック間に入力の重複があるのは、メ
ンバーシップ関数間に重なりがあるからである。

メンバーシップ関数のレベルはＮ個あり１例えば、Ｎ＝
７ならば〔■負に大きい、■負に普通。

■負に小さい、■はぼゼロ、■正に小さい、■正に普通
、■正に大きい〕の７種に対応する。

上記のＮ個のレベルは、Ｎ個のデコーダ・ブロック１　
ｂｘ　、　　１　ｂ２．・・・ｌｂ、に１対１に対応す
る。

また、セレクト信号７（ｄ）がデコーダ・ブロックを選
択する信号（外部回路、例えばマイクロコンピュータ等
から与えられる）であり、アップ・ダウン・カウンタ５
から出力されるデコード信号５ｂがデコーダ・ブロック
内の選択をする信号である。なお、第１図の回路では、
デコーダ・ブロックは各々３ビツトのデコード信号５ｂ
　（ａ、ｂ。

Ｃ）で動作する。

次に、デコーダ・ブロックは第２図（ａ）に示すごとき
構成を有する。

第２図（ａ）において、デコーダ・ブロックｌｂ、は、
３ビツトのデコード信号（ａ、ｂ、ｃ）とセレクト信号
７　（ｄｎ）で制御される。もちろん、必要に応じてビ
ット数は大きくできる。

すなわち、上記３ビツトの信”；’７　（ａ　、ｂ　、
　ｃ　）のうち２ビツト（ａ、ｂ）でグレードが（Ｏｌ
ｏ）から（１，１）まで指定される。また、１ビツト（
Ｃ）で、メンバーシップ関数ｍが二値関数であるときに
上側か下側かを選ぶ。また、セレクト信号（ｄ、１）で
、このデコーダ・ブロックｌｂ、が選ばれる。

また、丸印で示した伝送ゲート９は、信号が＋１　Ｈｉ
ｇ　ｈ　１１のときに導通状態であり、デコード信号（
ａ、ｂ、ｃ）およびセレクト信号（ｄｎ）に応じて選択
されたアナログ信号が出力１ｃｎに出る。

例えばグレード（１、Ｏ）に対応する上側のアナログ量
が出力１ｃｎに出され、コンパレータ回路２でアナログ
信号３と比較される。

また、上記の各デコーダ・ブロックは、例えば、第２図
（ｂ）に示すように、一つのデジタル量について対応す
るアナログ量が複数存在する多価関数の特性を有し、ま
た、第２図（ｃ）に示すように、複数のデコーダ・ブロ
ックのうちの隣あったもののアナログ量が重なりあった
特性を有する。

なお、第２図（ｂ）、（ｃ）においては、放物線状の２
価関数の場合を例示したが、折線状のような他の形状の
特性や３価関数以上の場合もある。

上記のようにデコーダ・ブロックを構成することにより
、選択されたメンバーシップ関数ｍのグレードに対応す
るアナログ量を出力することが出来、出力ラッチ回路６
の出力信号８がアナログ入力信号３（例えばＸ８°）に
対応するグレードになる。

いろいろな型のメンバーシップ関数を用いたい場合の方
法としては、（ｉ）デコーダ・ブロックをすべての種類
について用意しておく、（ｉｉ）デコーダ部をＥＰＲＯ
Ｍ等でプログラムできるようにする、などが考えられる
。

次に、第５図は、上記のごときＡ／Ｄ変換器を用いてフ
ァジィ・チップあるいはファジィ・プロセッサを構成し
た例を示すブロック図である。

まず、第５図（ａ）は、各々のルールを時分割で推論す
る方式である。この方式では、規模はルールの数に依ら
ないが、推論速度は遅くなる。

第５図（ａ）において、サンプル・ホールドによってア
ナログ入力信号Ｘ１．Ｘ２°を入力し。

それぞれ本発明のＡ／Ｄ変換器１１、°１１′に入力す
る。また、制御回路１３により、まずルール↓のメンバ
ーシップ関数が信号ｄ□、ｄ２、ｄ、で選択される。後
件部については、デジタル回路１４により、グレード１
の座１’Ｊｙｔだけ出力されれば十分である。この場合
はｙ　Ｉ＝　ｄ　３で良い。

次に、Ａ／Ｄ変換器１１．↓１′で変換されたグレ′−
ドｇｔ（図では６ビツトとしている）は最小値回路１２
で最小のものｇｔ工が選ばれ、非ファジィ化回路１５に
入力されて記憶される。なお、外部から他のデジタルの
ｇＴの入力があれば、この６ビツトバスに入力すればよ
い。

次に、ルール２について制御回路１３がメンタく一シッ
プ関数を指定し、同様にＡ／Ｄ変換でグレー１６丁２が
非ファジィ化回路１５に入力される。

上記（７）動作により、非ファジィ化回路１５には。

ｙｌ、ｙｚ、ｇＴｌ、ｇ’ｒｚ力Ｓデジタルで人力され
たことになり、前記（１）式に従ってｙ、を計算し、Ｄ
／Ａ変換すると、推論結果としてのアナログ出力ｙ′″
が得られる。

次に、第５図（ｂ）に示した回路は、ルール毎にＡ／Ｄ
変換変換土工１．１１−２．１１−３．１↓−４を設け
た構成である。この構成によれば高速処理が可能である
。

次に、第４図は、本発明のＡ／Ｄ変換器の他の実施例の
ブロック図である。

この実施例は、デコーダ・ブロックｌｂ１、ｌｂ２、・
・・ｌｂｎの出力を上側と下側とで二つに分けて２出力
とし、それぞれにコンパレータ回路２とコンパレータ回
路２′とを接続し、その出力２ａ’　　　２ａの論理和
をＯＲ回路１０で求め、それをラッチ・リセット信号２
Ｃとするものである。

この構成においては、デコーダ・ブロックの出力を２つ
に分けたため、デコーダ信号５ｂは（ａ、ｂ）の２ビツ
トで良く、デコーダはダウン（あるいはアップ）カウン
タ５′で行なわれる。このように構成すれば、比較が並
列で行なわれ、Ａ／Ｄ変換速度を約２倍に向上させるこ
とが出来る。

なお、さらにコンパレータ回路を増やして並列化すれば
、さらに高速化が可能であるが、素子数。

消費電力は増大する。

以上のように１本発明のＡ／Ｄ変換器を用いれば、Ａ／
Ｄ変換の変換時間内に自動的にファジィ量になるので、
第７図や第８図に示したような従来例に比べて、メンバ
ーシップ関数をメモリから読み出す時間（メモリのアク
セス時間）だけ高速になり、アナログ入力がある場合の
ファジィ推論回路を高速化することが出来る。

〔発明の効果〕

以上説明してきたように、この発明によれば、アナログ
入力信号に応じてメンバーシップ関数に対応したグレー
ド数をデジタル量で出力するように構成したことにより
、メンバーシップ関数を参照する時間だけ高速化するこ
とが出来、かつ、アナログ入力に対してデジタル処理を
主体とするファジィ・チップあるいはファジィ・プロセ
ッサを簡単な構成で実現することが出来る。そのため高
速化・低消費電力化に対応可能なシステムを構築するこ
とが出来る。という効果が得られる。

【図面の簡単な説明】

第１図は本発明の第↓の実施例のブロック図。第２図はデコーダ・ブロックの一実施例の回路図および
特性図、第３図はファジィ推論を説明するための特性図
、第４図は本発明の第２の実施例のブロック図、第５図
は本発明のＡ／Ｄ変換器を使用したファジィ・チップの
ブロック図、第６図は従来のＡ／Ｄ変換器の一例図、第
７図および第８図は従来のファジィ・コントローラの一
例のブロック図である。〈符号の説明〉１・・・Ｄ／Ａコンバータ２・・・コンパレータ回路３・・・アナログ入力電圧４・・・制御回路５・・・アップ・ダウン・カウンタ６・・・出力ラッチ７・・・デコーダ・ブロックのセレク８・・・デジタル出力信号９・・・アナログ伝送ゲートＯ・・論理和ゲートト信号

Claims

【特許請求の範囲】複数の基準電圧を発生する基準電圧発生器と、下記カウ
ンタの出力に応じて制御され、上記複数の基準電圧を入
力してそれぞれ所定のメンバーシップ関数に対応してデ
コードする複数のデコーダ・ブロックと、デジタル信号に変換すべきアナログ入力信号と上記デコ
ーダ・ブロックの出力信号との大小比較を行なう一つあ
るいは複数のコンパレータ回路と、該コンパレータ回路
の出力あるいは該出力の論理和出力のエッヂに同期して
リセットされるカウンタと、該カウンタの出力をラッチし、デジタル出力信号として
出力するラッチ回路と、を備えたことを特徴とするアナログ／デジタル変換器。