JPH0834429B2

JPH0834429B2 - アナログ／ディジタル変換器を含むファジィ推論回路

Info

Publication number: JPH0834429B2
Application number: JP1172961A
Authority: JP
Inventors: 博池田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-07-06
Filing date: 1989-07-06
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPH0338922A

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は、アナログ／デジタル変換器（以下A/D変
換器と略記）を含むファジィ推論回路に関するものであ
る。

〔従来技術〕従来のA/D変換器としては、例えば第６図に示すよう
なものがある。

A/D変換器には多くの種類があるが、ここでは逐次比
較型を示した。この逐次比較型は、中速（数μｓ〜数百
μｓの変換時間）で、素子数が比較的少なく、高集積化
に適している。

第６図において、（ａ）は電圧比較型、（ｂ）は電流
比較型、（ｃ）は電荷比較型を示す。

第６図の回路においては、デジタル／アナログ変換器
（以下、D/A変換器と略記）１のアナログ出力（電圧V_D
あるいは電流I_D）と変換すべきアナログ入力電圧３とを
コンパレータ回路２で比較し、制御回路４およびレジス
タ51によってD/A変換器１の出力を逐次変え、ちょうど
アナログ入力電圧３と等しいと思われるところでレジス
タ51のデータを取り出すと、そのデータがデジタル変換
されたデータとなる。

第７図および第８図は、上記第６図に示したようなA/
D変換器をファジィ・チップと組み合わせてファジィ・
コントローラを構成した例を示す図である。なお、この
ようなファジィ・コントローラに関しては、例えば、
「日経エレクトロニクス、No.457、pp.157−168、198
8」に記載されている。

図示のごときファジィ・コントローラにおいては、入
力信号をA/D変換器でデジタル量に変換したのち、デジ
タル処理を行なうファジィ・プロセッサ（第７図ではSR
AM主体、第８図ではEPROM主体で構成）でファジィ推論
し、その結果をD/A変換器でアナログ量に変換してい
る。

上記のように、デジタル処理をするファジィ推論器に
おいては、実用的にはアナログ量で入力してアナログ量
で出力することが多いため、入力信号を一旦A/D変換
し、デジタル処理した後に、その結果をD/A変換して出
力する構成となるので、全体の規模が大きくなると共に
実効的な推論速度（アナログ入力からアナログ出力まで
の時間）にも限界が出てくる。一方、全てをアナログ回
路で構成すれば構成は簡略化されるが、コントローラの
信頼性、耐ノイズ性、大規模化、低消費電力化を考慮す
ると、デジタル処理の方が有利である。

〔発明が解決しようとする課題〕

上記のごとく、従来のA/D変換器をファジィ・コント
ローラに使用する場合には、入力アナログ量をデジタル
量に変換した後にファジィ推論を行ない、その結果を再
びアナログ量に変換して出力するために、A/D変換器、
ファジィ・デジタル・プロセッサ、D/A変換器の構成と
なっていたので、構成が大規模化し、処理の流れが長く
なる。そのため、コンパクト化や高速化が可能になると
いうファジィ・コントローラの利点が減殺されるという
問題があった。

この発明は、上記のごとき従来技術の問題を解決する
ことを目的とするものである。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。

すなわち、本発明においては、複数の基準電圧を入力
してそれぞれ所定のメンバーシップ関数に対応したアナ
ログ値を出力する複数のデコーダ・ブロックを設け、そ
の出力とアナログ入力信号とを比較するように構成し、
A/D変換器自体を、アナログ入力信号に応じてファジィ
推論結果（あるいは途中結果）をデジタル量で出力する
ように構成することにより、ファジィ・コントローラ全
体の構成を簡略化することが出来るようにしたものであ
る。

なお、上記の各デコーダ・ブロックは、例えば、後記
第２図（ｂ）に示すように、一つのデジタル量について
対応するアナログ量が複数存在する多価関数（例えば２
価関数）の特性を有し、また、第２図（ｃ）に示すよう
に、複数のデコーダ・ブロックのうちの隣あったものの
アナログ量が重なりあった特性を有する。

〔実施例〕

第１図は、本発明の一実施例のブロック図である。

第１図の回路は、基準電圧1a₁…1a_n…を出力する基準
電圧発生器1aと、デコーダ・ブロック1b₁、1b₂、…1b_n
と、コンパレータ回路２と、アップ・ダウン・カウンタ
５と、出力ラッチ回路６とから構成されている。また、
1c₁、1c₂、…1c_nはそれぞれデコーダ・ブロック1b₁、1b
₂、…1b_nの出力を示す。なお、第１図には記載していな
いが、制御用の論理回路が若干必要である。

また、上記のデコーダ・ブロック1b_nは第２図（ａ）
に示すような構成いなっている（詳細後述）。

次に作用を説明する。

まず、第３図に基づいてファジィ推論の概略を説明す
る。

第３図に示すように、ファジィ推論では複数のif-the
n形式のルールを考える。また、この場合は、二つのル
ール（rulel、rule2）を例として説明する。

第３図において、x₁、x₂は入力信号であり、具体的に
はセンサ信号等である。ｙは出力信号であり、具体的に
はアクチュエータ制御信号などである。また、A₁₁〜A₂₃
はファジィ量であり、具体的には「少し大きい」「やや
少ない」などのあいまいな表現を表わしている。そして
A₁₁〜A₂₃は図示のようなx₁、x₂、ｙの関数で表現され、
メンバーシップ関数と呼ばれる。メンバーシップ関数の
横軸はx₁、x₂、ｙであるが、縦軸はグレードｇと呼ん
で、あいまいさの度合を表わす。グレードを規格化する
と、ｇ＝１はあいまいさのない集合であり、ｇ＝０はそ
の集合に含まれていないことを示す。ルールに応じてメ
ンバーシップ関数によって表現すると図示のようにな
る。

ここで、入力信号にx₁＝x₁°、x₂＝x₂°という値が入
ると、各々のメンバーシップ関数に従ってグレードｇが
出る。推論の方法としては、各々のルールで前件部のグ
レードｇの最小g_Tを求め（g_T1とg_T2）、後件部のメンバ
ーシップ関数をg_Tでカットする。カットされた各々のｙ
のメンバーシップ関数を合成（最大値の線）し、最後に
合成されたメンバーシップの重心を求めて出力値ｙ°を
算出する。なお、この算出方法の詳細は、「日経エレク
トロニクス、No.457、pp.160」等に記載されている。

出力値ｙ°を求める操作（非ファジィ化）は上記の他
にも種々の方法があり、例えば、後件部のメンバーシッ
プ関数のｇ＝１の値y₁、y₂とグレードg_T1、g_T2とによ
り、のように平均をとっても良い非ファジィ化ができる。第
３図はこの方法を用いた場合を例示している。なお、こ
の方法に関しては、例えば、「インターナショナルワ
ークショップオンファジィシステムアプリケー
ションズ（“International Workshop on Fuzzy System
Applications,"1988,pp.252-253,）」に記載されてい
る。

本発明のA/D変換器の割合は、アナログ入力信号（x₁
°やx₂°）が入力された時に、メンバーシップ関数に従
ってそのグレードg_Tをデジタル信号で出力することにあ
る。

次に、第１図の回路の動作について説明する。

まず、基準電圧発生器1aから出力される一群の基準電
圧1a₁、…1a_n…のうちの一つをデコーダ・ブロック1
b₁、1b₂、…1b_nを介して、その出力1c₁、1c₂、…1c_nと
して取り出し、コンパレータ回路２の入力1cに入れ、変
換すべき入力アナログ信号３と上記の基準電圧とをコン
パレート回路２で比較する。そして取り出す基準電圧を
変え（詳細後述）、コンパレータ回路２で比較する。そ
して取り出す基準電圧を変え（詳細後述）、コンパレー
タ回路２が反転するまで上記の動作を繰り返す。なお、
この動作はクロック信号（図示せず）に同期して行なわ
れる。アップ・ダウン・カウンタ５は、上記クロック信
号をカウントする。そしてコンパレータ回路２の出力
（リセット信号2b）が立上がると、アップ・ダウン・カ
ウンタ５はその出力を出力ラッチ回路６に送出し、かつ
リセットされる。

上記の出力ラッチ回路６の出力８が、アナログ入力信
号３に対応するデジタル信号である。

この出力８がメンバーシップ関数によるグレードに対
応するためには、デコーダ・ブロック1b₁、1b₂、…1b_n
を工夫する必要がある。第１図にはデコーダ・ブロック
1b₁、1b₂、…1b_nの各々にメンバーシップ関数の形が模
式的に書いてある。

なお、デコーダ・ブロック間に入力の重複があるの
は、メンバーシップ関数間に重なりがあるからである。

ナンバーシップ関数のレベルはＮ個あり、例えば、Ｎ
＝７ならば〔負に大きい、負に普通、負に小さ
い、ほぼゼロ、正に小さい、正に普通、正に大
きい〕の７種に対応する。

上記のＮ個のレベルは、Ｎ個のデコーダ・ブロック1b
₁、1b₂、…1b_nに１対１に対応する。

また、セレクト信号７（ｄ）がデコーダ・ブロックを
選択する信号（外部回路、例えばマイクロコンピュータ
等から与えられる）であり、アップ・ダウン・カウンタ
５から出力されるデコード信号5bがデコーダ・ブロック
内の選択をする信号である。なお、第１図の回路では、
デコーダ・ブロックは各々３ビットのデコード信号5b
（ａ、ｂ、ｃ）で動作する。

次に、デコーダ・ブロックは第２図（ａ）に示すごと
き構成を有する。

第２図（ａ）において、デコーダ・ブロック1b_nは、
３ビットのデコード信号（ａ、ｂ、ｃ）とセレクト信号
７（d_n）で制御される。もちろん、必要に応じてビット
数は大きくできる。

すなわち、上記３ビットの信号（ａ、ｂ、ｃ）のうち
２ビット（ａ、ｂ）でグレードが（０、０）から（１、
１）まで指定される。また、１ビット（ｃ）で、メンバ
ーシップ関数ｍが二値関数であるときに上側か下側かを
選ぶ。また、セレクト信号（d_n）で、このデコーダ・ブ
ロック1b_nが選ばれる。

また、丸印で示した伝送ゲート９は、信号が“High"
のときに導通状態であり、デコード信号（ａ、ｂ、ｃ）
およびセレクト信号（d_n）に応じて選択されたアナログ
信号が出力1c_nに出る。例えばグレード（１、０）に対
応する上側のアナログ量が出力1c_nに出され、コンパレ
ータ回路２でアナログ信号３と比較される。

以下、実際の例に基づいて第２図の動作を説明する。

例えば、基準電圧発生器1aから出力される各基準電圧
は、1a₁が最も低い値であり、1a₂、1a₃…になるに従っ
て所定間隔で順次高くなる電圧であるものとする。これ
らの各基準電圧が第２図（ａ）のデコーダ・ブロックの
入力端子1anのからの端子にそれぞれ入力するが、
各デコーダ・ブロック毎に予め定められたメンバーシッ
プ関数に対応するように接続される。例えば、第２図
（ａ）の左側に折線ｍで示された三角形のメンバーシッ
プ関数を実現する場合の一例としては、単純に低い方か
ら順番に、入力端子に最も低い基準電圧1a₁を接続
し、に1a₂、に1a₃、に1a₄、に1a₅、に1a₆、
に1a₇、は1a₈を、それぞれ接続すればよい。すなわ
ち、折線ｍのような直線性の特性の場合には、等間隔の
基準電圧を順次低い方から高い方へ接続すればよい。こ
の場合、に1a₁、に1a₄、に1a₇…のように、基準
電圧発生器1aから出力される各基準電圧を飛び飛びに接
続してもよい。要するに直線性の場合には、カウント値
とグレードとが直線的に対応するので、各入力端子に等
間隔の基準電圧を入力すればよい。なお、第２図（ｂ）
や（ｃ）に示すような曲線の場合には、その特性の応じ
て、特性の変化の大きい部分では基準電圧の間隔を小さ
く、変化の小さいところでは基準電圧の間隔を大きくす
るように接続する。例えば、に1a₁、に1a₂、に1a
₄、に1a₈、に1a₁₂、に1a₁₄、に1a₁₅、に1a₁₆
のように接続する。

次に、アップ・ダウン・カウンタ５は、（a,b）の２
ビットがグレードに対応し、（ｃ）の１ビットがアップ
カウントとダウンカウントとの切り換えに用いられる。
すなわち、（ｃ）は最初０であり、（a,b）は、順次
（0,0）→（0,1）→（1,0）→（1,1）とアップカウント
し、次に、ｃが１になると、（1,1）→（1,0）→（0,
1）→（0,0）とダウンカウントする。そしてｃ＝０の場
合には、＝１であるから、ｃ側（下半分）の伝送ゲー
トがオンとなり、ｃ＝１の場合にはｃ側（上半分）の伝
送ゲートがオンになる。また、ａ＝０のときは＝1,b
＝０のときは＝１となるから、カウンタ５のカウント
値に応じて、アップカウントのときは、まず（0,0）の
場合には入力端子に接続された伝送ゲートがオンにな
って基準電圧1a₁が1cnから出力される。同様にして、カ
ウント値が増加するに従って、→→→の順序で
伝送ゲートがオンになり、次にダウンカウントの時に
は、→→→の順序で伝送ゲートがオンになる。
したがって、全体としては→→→→→→
→の順序で伝送ゲートがオンになり、1a₁→1a₂→1a₃
→1a₄→1a₅→1a₆→1a₇→1a₈の順序で基準電圧が出力さ
れることになる。また、メンバーシップ関数のグレード
は上記のカウント値に対応しており、（0,0）→（0,1）
→（1,0）→（1,1）→（1,1）→（1,0）→（0,1）→
（0,0）と変化する。すなわち、グレードの値は第２図
（ａ）の折線ｍで示すように、三角形（この例では正確
には台形）の特性となる。

なお、上記の例は、メンバーシップ関数が三角形の特
性の場合を示したが、基準電圧とデコーダ・ブロック内
の伝送ゲートの設置位置との関係を適宜設定することに
より、任意の特性のメンバーシップ関数を実現すること
が出来る。

また、dnは、複数個のデコーダ・ブロックのうちから
該当するブロックを選択するための信号であり、これに
よって第１図の1b₁〜1b_nのデコーダ・ブロックが一つづ
つ順次選択され、その選択されたデコーダ・ブロックの
出力がコンパレータ回路２へ送られる。

コンパレータ回路２では、上記のデコーダ・ブロック
から与えられた順次変化する基準電圧と入力アナログ電
圧とを順次比較し、基準電圧と入力アナログ電圧との大
小関係が反転した場合に、その出力が反転する。

カウンタ５は、クロック信号をカウントして順次出力
し、かつ、コンパレータ回路２の出力が反転する毎にリ
セットされ、そのときの出力がラッチ回路６で保持され
て出力される。したがってラッチ回路６の出力は、リセ
ット後に基準電圧と入力アナログ電圧との大小関係が反
転するまでのカウント値、すなわちその時点におけるグ
レードの値に相当するディジタル値であり、これが入力
アナログ電圧をディジタル値に変換した値となる。した
がって上記の変換されたディジタル値は自動的にファジ
ィ量となっている。

また、上記の各デコーダ・ブロックは、例えば、第２
図（ｂ）に示すように、一つのデジタル量について対応
するアナログ量が複数存在する多価関数の特性を有し、
また、第２図（ｃ）に示すように、複数のデコーダ・ブ
ロックのうちの隣あったもののアナログ量が重なりあっ
た特性を有する。なお、第２図（ｂ），（ｃ）において
は、放物線状の２価関数の場合を例示したが、折線状の
ような他の形状の特性や３価関数以上の場合もある。

上記のようにデコーダ・ブロックを構成することによ
り、選択されたメンバーシップ関数ｍのグレードに対応
するアナログ量を出力することが出来、出力ラッチ回路
６の出力信号８がアナログ入力信号３（例えばx₁°）に
対応するグレードになる。

いろいろな型のメンバーシップ関数を用いたい場合の
方法としては、（ｉ）デコーダ・ブロックをすべての種
類について用意しておく、（ii）デコーダ部をEPROM等
でプログラムできるようにする、などが考えられる。

次に、第５図は、上記のごときA/D変換器を用いてフ
ァジィ・チップであるいはファジィ、プロセッサを構成
した例を示すブロック図である。

まず、第５図（ａ）は、各々のルールを時分割で推論
する方式である。この方式では、規模はルールの数に依
らないが、推論速度が遅くなる。

第５図（ａ）において、サンプル・ホールドによって
アナログ入力信号x₁°、x₂°を入力し、それぞれ本発明
のA/D変換器11、11′に入力する。また、制御回路13に
より、まずルール１のメンバーシップ関数が信号d₁、
d₂、d₃で選択される。後件部については、デジタル回路
14により、グレード１の座標y_iだけ出力されれば十分で
ある。この場合y_i＝d₃で良い。

次に、A/D変換器11,11′で変換されたグレードg_Tが
（図では６ビットとしている）は最小値回路12で最小の
ものg_T1が選ばれ、非ファジィ化回路15に入力されて記
憶される。なお、外部から他のデジタルのg_Tの入力があ
れば、この６ビットバスに入力すればよい。

次に、ルール２について制御回路13がメンバーシップ
関数を指定し、同様にA/D変換でグレードg_T2が非ファジ
ィ化回路15に入力される。

上記の動作により、非ファジィ化回路15には、y₁、
y₂、g_T1，g_T2がデジタルで入力されたことになり、前記
（１）式に従ってy₀を計算し、D/A変換すると、推論結
果としてのアナログ出力ｙ°が得られる。

次に、第５図（ｂ）に示した回路は、ルール毎にA/D
変換器11_-1、11_-2、11_-3、11_-4を設けた構成である。こ
の構成によれば高速処理が可能である。

次に、第４図は、本発明の他の実施例のブロック図で
ある。

この実施例は、デコーダ・ブロック1b₁、1b₂、…1b_n
の出力を上側と下側とで二つに分けて２出力とし、それ
ぞれにコンパレータ回路２とコンパレータ回路２′とを
接続し、その出力2a′、2aの論理和をOR回路10で求め、
それをラッチ・リセット信号に2cとするものである。

この構成においては、デコーダ・ブロックの出力を２
つに分けたため、デコーダ信号5bは（ａ、ｂ）の２ビッ
トで良く、デコーダはダウン（あるいはアップ）カウン
タ５′で行なわれる。このように構成すれば、比較が並
列で行なわれ、A/D変換速度を約２倍に向上させること
が出来る。

なお、さらにコンパレータ回路を増やして並列化すれ
ば、さらに高速化が可能であるが、素子数、消費電力は
増大する。

以上のように、本発明を用いれば、A/D変換の変換時
間内に自動的にファジィ量になるので、第７図や第８図
に示したような従来例に比べて、メンバーシップ関数を
メモリから読み出す時間（メモリのアクセス時間）だけ
高速になり、アナログ入力がある場合のファジィ推論回
路を高速化することが出来る。

〔発明の効果〕以上説明してきたように、この発明によれば、アナロ
グ入力信号に応じてメンバーシップ関数に対応したグレ
ード数をデジタル量で出力するように構成したことによ
り、メンバーシップ関数を参照する時間だけ高速化する
ことが出来、かつ、アナログ入力に対してデジタル処理
を主体とするファジィ・チップあるいはファジィ・プロ
セッッサを簡単な構成で実現することが出来る。そのた
め高速化・低消費電力化に対応可能なシステムを構築す
ることが出来る、という効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
デコーダ・ブロックの一実施例の回路図および特性図、
第３図はファジィ推論を説明するための特性図、第４図
は本発明の第２の実施例のブロック図、第５図は本発明
を適用したファジィ・チップのブロック図、第６図は従
来のA/D変換器の一例図、第７図および第８図は従来の
ファジィ・コントローラの一例のブロック図である。〈符号の説明〉１…D/Aコンバータ２…コンパレータ回路３…アナログ入力電圧４…制御回路５…アップ・ダウン・カウンタ６…出力ラッチ７…デコーダ・ブロックのセレクト信号８…デジタル出力信号９…アナログ伝送ゲート 10…論理和ゲート

Claims

【特許請求の範囲】

【請求項１】値の異なる複数のアナログ値の基準電圧を
発生する基準電圧発生器と、カウンタの出力とグレード値との関係が所定のメンバー
シップ関数に対応して予め設定されており、上記カウン
タの出力に対応したグレード値に対応して予め設定され
た値の電圧を、上記基準電圧発生器から与えられた複数
の基準電圧のうちから、上記カウンタの出力に対応して
選択し、順次アナログ電圧として出力する回路であっ
て、それぞれが予め定められたメンバーシップ関数に対
応した特性を有する複数のデコーダ・ブロックと、上記複数のデコーダ・ブロックを順次選択し、その選択
した順序で各デコーダ・ブロックの出力を順次出力させ
る回路と、デジタル信号に変換すべきアナログ入力信号と上記デコ
ーダ・ブロックから出力されたアナログ電圧との大小比
較を行なうコンパレータ回路と、クロック信号をカウントして順次出力し、上記コンパレ
ータ回路の出力あるいは該出力の論理和出力のエッヂに
同期してリセットされる上記カウンタと、該カウンタの出力をラッチし、デジタル信号として出力
するラッチ回路と、を備えたことを特徴とするアナログ／デジタル変換器を
含むファジィ推論回路。