JPH0338924A - アナログ／デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、逐次比較形のアナログ／デジタル変換器（
以下、Ａ／Ｄ変換器と略記）に関し、特に同一のデジタ
ル量が複数のアナログ量に対応する多価変換形のＡ／Ｄ
変換器に関する。

〔従来技術〕

従来の逐次比較形Ａ／Ｄ変換器としては、例えば、ｒ″
マイコンエイジＡ／Ｄ、Ｄ／Ａ変換変換技術筒７５頁、
日刊工業新聞社　発行Ｊに記載されているものがある。

第７図は上記の従来技術を示すブロック図であり、（ａ
）は電圧比較形、（ｂ）は電流比較形、（ｃ）はパルス
波形図、（ｄ）は電圧比較形の詳細図である。

第７図においては、基準電源３７を入力するデフタル／
アナログ変換器（以下、Ｄ／Ａ変換器と略記）３０を、
逐次比較レジスタ３３の出力で制御し、その出力とデジ
タル信号に変換す八きアナログ入力４０とを比較器３１
で比較することにより、Ａ／Ｄ変換を行なう。なお、電
圧比較形も電流比較形も基本動作は同一である。

以下、基本動作を詳細に説明する。

第７図（ｄ）に示すごとく、逐次比較レジスタ３３はシ
フトレジスタ３４と保持レジスタ３５から構成されてい
る。なお、この例はアナログ入力を３ビツト（８段階）
のデジタル信号に変換する場合を例示する。

まず、スタート信号が入ると、シフトレジスタ３４のＭ
　Ｓ　Ｂ　（Ｍｏｓｔ　５１ｇｎ１ｆｉｃａｎｔ　Ｂｉ
ｔ、すなわち図のＰＯ３、なお、Ｐ、はタイミング上の
ダミービット）がｌになり１次に、シフトレジスタ３４
の上記データによって保持レジスタ３５をセットする。

したがって保持レジスタ３５は（１００）にセットされ
る。なお、（１００）は左端をＭＳＢとした表記であり
、第７図（ｄ）では右端がＭＳＢの図が示されている。

この値〔↓ＯＯ〕はフル・スケール・レンジ（ＦＳＲ）
の４／８　（＝１／２）に相当する。

そして上記の出力がＤ／Ａ変換器３０へ与えられ、Ｄ／
Ａ変換器３０は出力ＶＯＵＴとして上記のデジタル入力
（４／８）ＦＳＲに対応したアナログ量を出力する。

次に、比較器３１の一方の入力端子には上記Ｄ／Ａ変換
器３０のアナログ出力が与えられ、他方の入力端子には
デジタル信号に変換すべきアナログ入力４０が与えられ
る。

比較器３１は、上記の再入力の大小を比較し、アナログ
入力４０が（４／８）ＦＳＲより大のときには“Ｏ”（
を号、小のときには“１′″信号を出力する。この″１
′″信号は保持レジスタ３５のリセット信号３６となり
、保持レジスタ３５のＭＳＢを“Ｏ１１にリセットする
。すなわち、アナログ人力４０が（４／８）ＦＳＲより
大のときには保持レジスタ３５の内容はそのままに保た
れ、アナログ人力４０が１／２ＦＳＲより小のときには
、保持レジスタ３５のＭＳＢは１１０”にリセットされ
る。

まず、す、セット信号３６が′Ｏ″の場合、すなわちア
ナログ入力４０の方が大で、保持レジスタの内容がその
ままに保たれている場合を考えると。

次に、シフトレジスタ３４の内容がシフトされて（０１
０）となる。それによって保持レジスタ３５は（１１０
）にセットされる。この値はＦ’ＳＲの６／８　（＝３
／４）に対応する。そのため、Ｄ／Ａ変換器３０の出力
には（６／８）ＦＳＲに対応したアナログ量が出力され
る。そして比較器３１では、アナログ入力４０と上記の
（６／８）ＦＳＲとが比較され、前記と同様に１１０　
ＩＩ倍信号たは′１”信号が出力される。その結果、ア
ナログ入力４０の方が大きい場合（“０１７信号の場合
）には１次に保持レジスタ３５に（１１１）（ＦＳＲの
７／８に相当）をセットし、それに対応するＤ／Ａ変換
器３０の出力とアナログ入力４０とを比較する。

その結果、アナログ入力４０の方が大きい場合（″Ｏ″
′信号の場合ンには、上記の［１１１）が変換されたデ
ジタル出力となる。逆に、アナログ入力４０の方が小さ
い場合（″１″′信号の場合）には、保持レジスタ３５
がリセットされ（１１０〕が変換されたデジタル出力と
なる。

また、上記したアナログ入力４０と（６／８）ＦＳＲと
を比較した結果、アナログ人力４０の方が小さい場合（
“１″信号の場合）には、保持レジスタ３５を［１０１
］にセットする。この値はＦＳＲの５／８に相当する。

そして上記と同様に、（５／８）ＦＳＲとアナログ４０
とを比較し、その結果、アナログ入力の方が大きい場合
（０”信号の場合）には、上記の（１０１）が変換され
たデジタル出力となり、アナログ入力の方が小さい場合
（１１１Ｉ＋倍信号場合）には、（１００）が変換され
たデジタル出力となる。

一方５最初の（４／８）ＦＳＲとの比較において′１”
信号の場合、すなわちアナログ人力４０の方が小さかっ
た場合は、保持レジスタ３５を（０１０）Ｌこセットす
る。　この値はＦＳＲの２／８　（＝１／４）に相当す
る。

以下、前記と同様に、セットした値とアナログ入力４０
との比較の結果に応して、保持レジスタ３５の値を（０
１１）（ＦＳＲの３／８に相当）またはＣ００Ｌ）（Ｆ
ＳＲの１／８に相当）と比較し、その結果に応してデジ
タル値を出力する。

したがって、入力したアナログ量は下記のようなデジタ
ル量に変換される。

上記のように逐次比較形Ａ／Ｄ変換器においては、基準
電圧の初期値を中間値（１／２ＦＳＲ）に設定し、比較
結果に応じて、アナログ入力の方が高い場合には基準電
圧を高い方へ移行させ、アナログ入力の方が低い場合に
は基準電圧を低い方へ移行させることにより、効率的に
Ａ／Ｄ変換を行なうことが出来る。なお、上記の例は３
ビツトのＡ／Ｄ変換であるが、さらに多いビット数の変
換に対しても同様のことが行なわれる。

上記のごとき逐次比較形は、中速（数百μｓ位の変換速
度）で、比較器の数が少ないため、高集積化に適してお
り、Ａ／Ｄ変換器内蔵形のマイクロ・コンピュータ等に
も使用されている。

ところで、通常のＡ／Ｄ変換においては、線形変換、非
線形変換（対数圧縮コードなど）にかかわらず、一つの
アナログ入力単に対して一つのデジタル量が対応してい
る。なお、乗算機能付のＡ／Ｄ変換器（例えば、電子通
信学会昭和６３年春季全国大会講演論文集、Ｃ−３００
，２−２６１に記載）においては、一つのアナログ量が
複数のデジタル量に対応する場合もあるが、これは乗算
の機能がデコード・スイソチ回路に組み込まれたものに
すぎない。

しかし１例えばファジィ・コントローラに用いるＡ／Ｄ
変換器のように、Ａ／Ｄ変換器自体が所定のメンバーシ
ップ関数に対応した特性を有するような場合においては
、複数のアナログ量が一つのデジタル量に対応する場合
がある。

例えば、第５図に示すように、アナログ量に対してデジ
タル量が凸関数や凹関数になる部分を含むような変換を
したい場合には、上記のように一つのデジタル量に二つ
のアナログ量が対応することになる。

上記のように複数のアナログ量が一つのデジタル量に対
応する場合のＡ／Ｄ変換器としては、例えば、第８図に
示すような全並列比較層変換器（フラッシュＡ／Ｄ）が
ある。

上記のごとき全並列比較形においては、アナログ量の大
きさが即座にわかるため、あとはデコード回路によって
第５図のような対応を作れば良い。

しかし、全並列比較形は、ｎビット変換に対して２°個
の比較器が必要であるため、膨大なチップ面積を要し、
また消費電力も大きくなる（例えば。

１００ｍＡ以上のものもある）等の問題があり、マイク
ロ・コンピュータ等に内蔵するのは困難である。

〔発明が解決しようとする課題〕

上記のように、通常の逐次比較形では、比較結果に応じ
て、アナログ入力の方が高い場合には基準電圧を高い方
へ移行させ、アナログ入力の方が低い場合には基［ｉ圧
を低い方へ移行させることにより、効率的にＡ／Ｄ変換
を行なうことが出来るが、第５図に示すような多価関数
の場合には、比較の方向、すなわち基準電圧を変化させ
る方向がＡ□とＡ２とで異なるため、判定が出来なくな
る、という問題がある。

また、全並列比較形では、前記のように、ｎビット変換
に対して２″個の比較器が必要であるため、膨大なチッ
プ面積を要し、また消′！ｋｍ力も大きくなる。という
問題がある。

本発明は上記のごとき従来技術の問題を解決するために
なされたものであり、複数のアナログ量が一つのデジタ
ル量に対応するような変換を、効率良く、シかも小形、
低消費電力で行なうことの出来るＡ／Ｄ変換器を提偶す
ることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。

すなわち１本発明においては、０価関数すなわちｎ個の
アナログ量が一つのデジタル量に対応する場合に、０価
関数のうちのそれぞれ１価関数になる部分に対応したア
ナログ量を出力するｎ個のデコード・スイッチ回路と、
各デコード・スイッチ回路の出力とアナログ入力とをそ
れぞれ比較するｎ個の比較器とを設け、また、上記ｎ個
の比較器のうちの優先する比較器を判定し、その優先し
た比較器の信号を出力するか、あるいは判定ができない
場合には、比較器の反転を検知してそれを優先する信号
を出力する選別・判定論理回路を設け、基準値を変化さ
せるべき方向を検出してその方向に逐次比較を行なわせ
るように構成している。

〔発明の実施例〕

第１図は１本発明の一実施例図である。

第１図において、基準電圧発生回路ｌは複数の異なる基
準電圧１ａ、〜ｆａｎを発生する。なお、基Ｑ電圧発生
回路１の構成は、例えば、第３図に示すように、電源電
圧ＶＤＤを多数の抵抗の直列回路で抵抗分圧する回路を
用いることが出来る。

また、第１のデコード・スイッチ回路２ａ（詳細は第２
図で後述）と第２のデコード・スイッチ回路２ｂは、そ
れぞれアナログ量とデジタル量は工対１の関係（一つの
アナログ量が一つのデジタル量に対応）になっているが
、両デコード・スイッチ回路間では、同一のデジタル量
が存在し、従って２個のデコード・スイッチ回路の出力
においては、二つのアナログ量に一つのデジタル量が対
応する構成となっている。

上記の基準１！電圧発生回路１とデコード・スイッチ回
路２ａ、２ｂでＤ／Ａ変換器ｌＯを構成している。

また、一対の比較器３ａ、３ｂは、上記両デコード・ス
イッチ回路２ａ、２ｂの出力２　ａ’　、２　ｂ’を入
力し、デジタル信号に変換すべきアナログ入力４と上記
各出力２８″、２ｂ’とをそれぞれ比較する。

また、選別・判定論理回路１１は、上記の両比較器３ａ
、３ｂの出力を入力し、どちらの比較器の出力を優先す
るかを判定（詳細後述）し、その出力１２によって保持
レジスタ９を制御する。

また、保持レジスタ９は、シフトレジスタ８および図示
されていない制御回路（マイクロ・コンピュータ等）に
よってデータを入力する。

この保持レジスタ９の出力１３が変換結果のデジタル信
号となる。

なお、各部のタイミングを制御する回路が設けられるが
１図示を省略している。

次に作用を説明する。

まず、デコード・スイッチ回路２ａ、２ｂでは、基準電
圧発生回路１から与えられる複数の基準電圧を受けて、
比較の基準値とすべきアナログ量を選択する。

このデコード・スイッチ回路２ａ、２ｂは、例えば、第
２図に示すごとき構成を有し、デコード回路２３がデジ
タル信号１３をデコードし、その結果に応じてスイッチ
２１８１〜２１ａ＋を制御して、デジタル信号１３で指
定された基Ｓ！電圧を選択し、出力２ａ’または２ｂ’
として出力する。

なお、デコード・スイッチ回路２ａは前記第５図のＡ１
側に対応し、また、デコード・スイッチ回路２ｂは前記
第５図のＡ２側に対応して、それぞれはアナログ量がデ
ジタル量のＩ価関数になっているデコード・スイッチ回
路である。

上記のようにして選択されたＪ！準電圧２ａ’、２ｂ’
が比較器３ａ、３ｂに与えられる。

以下、３ビツトのＡ／Ｄ変換を例として説明する。

まず、比較の最初は、通常の逐次比較と同様に、シフト
レジスタ８のＭＳＢを１１１”にセノトし、保持レジス
タ９にそのデータを転送する。この場合、保持レジスタ
９の内容は（１００）となる。

したがってデジタル信号１３のデータは（１００）とな
り、デコード・スイッチ回路２ａ、２ｂは、複数の基準
電圧１ａ１〜ｌａｎからデータ（１００３に対応するア
ナログ量を選択し、２８′、２ｂ’とじて出力する。な
お、（１００）は前記従来技術で説明したように（１／
２）ＦＳＲに相当する。

次に、比較器３８．３ｂおよび選別・判定論理回路１１
の動作を第４図に基づいて説明する。

第４図の左図（左半分に示す部分）は、アナログ量（縦
軸）とデジタル量（横軸）の関数関係を表わした図であ
り、前記第５図の左図を横にした特性と類似する特性を
示している。そして各回の上半分（Ｄ−００から上）が
デコード・スイッチ回路２ａに対応し、下半面（Ｄ−０
０から下）がデコード・スイッチ回路２ｂに対応してい
る。

前記のように、最初は、保持レジスタ９の内容が［１０
０）なので、（↓／２）ＦＳＲのデジタル量に対応する
アナログ量（白丸印で示す）が出力２ａ’、２ｂ″に出
る。この場合、アナログ量がデジタル量の２価関数なの
で、出力は２ａ’、　２ｂ’の２個出力される。

まず、第４図（ａ）に示すように、黒Ａｒ：１７で示す
アナログ人力４の値が上半分の白丸印より上にある場合
には、比較器３ａ、３ｂで２　ａ’　、２　ｂ’と比較
すると、出力３ａ’には“ｌ”、出力３ｂ’には１１　
（）　Ｉｔが出力される。

この場合は、逐次比較をすべき比較器は、３ａなので、
その出力３ａ’がＩｔ　１１１となることにより、ＲＳ
フリップ・フロップ５がセットされて、Ｑ＝“１”、Ｑ
＝“Ｏ”となり、３ａ’の“１″が制御信号１２として
出力される。その信号を保持レジスタ９に与えることに
より、その後は第４図（ａ）の左図の８１の方向に、比
較器３ａを使って通常の逐次比較を行なうことになる。

次に、第４図（ｂ）に示すように、黒Ａ印で示すアナロ
グ人力４が下半分の白丸印より下方にある場合は、比較
器３ａの出力３ａ’は＃　Ｑ　Ｉｔ、比較器３ｂの出力
３ｂ’は′１”となり、比較器３ｂの出力３ｂ’の′↓
″が制御信号１２として出力される。

その信号を保持レジスタ９に与えることにより、その後
は第４図（ｂ）の左図の８２の方向に比較器３ｂを使っ
て通常の逐次比較を行なうことになる。

次に、第４図（ｃ）に示すように、アナログ入力４が上
半分の白丸印と下半分の白丸印との中間にある場合は、
比較器３ａと比較器３ｂの出力は両方とも“０”であり
、どちらも優先されない。

しかし、逐次比較の方向は同じであり、制御信号１２と
してはどちらかの比較器の出力が出ている。そして逐次
比較を進めて行くと、比較器の出力が反転するステップ
があり（この場合、比較器３ｂ）、そのステップでその
比較器が優先され、さらに逐次比較が進められる。

このようにして、アナログ量がデジタル量の２価関数で
ある場合にも、逐次比較によるＡ／Ｄ変換を実行するこ
とが出来る。

次に、第６図は１本発明の他の実施例図であり、アナロ
グ量がデジタル量の３価関数である場合の構成を示す、
なお、第６図においては、シフトレジスタ８と保持レジ
スタ９の部分は図示を省略しているが、この部分は前記
第１図と同様である。

デコード・スイッチ回路２ａ、２ｂ、２ｃと比較１ｉ１
３ａ、３ｂ、３ｃは、それぞれ３価関数の一部である一
価関数の部分に対応する。

選別・判定論理臼＆６１１’は、前記第工図の場合と同
様に、入力アナログ値が存在する部分の比較器を選択す
るか、あるいは前記第４図（。〉の場合のように選択で
きない場合には、その反転を検知することにより、逐次
比較を同様に行なうことが出来る。

同様にして、３価以上の任意の多価関数の場合において
も逐次比較を行なうことが出来る。

〔発明の効果〕

以上説明したように、この発明によれば、アナログ量が
デジタル量の多価関数である場合、その価数と同数の独
立したデコード・スイッチ回路と比較器とを設け、それ
らの比較器の出力を受けて、比較器の選別または反転検
知を行なう論理回路を設けることにより、アナログ量が
デジタル量の多価関数であるようなＡ／Ｄ変換において
も逐次比較を行なうことが出来る。したがって、素子数
や消費電力が比較的少なく、かつ高速のＡ／Ｄ変換器を
実現することが出来る。という効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例図、第２図はデコード・スイ
ッチ回路の一実施例図、第３図は基準！！電圧発生回路
の一実施例図、第４図は本発明の回路動作を説明するた
めの特性図およびブロック図、第５図は多価関数の特性
側図、第６図は本発明の他の実施例図、第７図は従来の
逐次比較形Ａ／Ｄ変換器の一例図、第８図は従来の全並
列比較形Ａ／Ｄ変換器の一例図である。 〈符号の説明〉 １・・・基＄電圧発生回路 ｌａ１〜ｔａｎ・・・基準電圧 ２ａ、２ｂ、２ｃ・・・デコード・スイッチ回路３ａ、
３ｂ、３ｃｍ比較器 ４・・・デジタル量に変換すべきアナログ人力５ａ、　
５ｂ、　　５ｃ・・・ＲＳフリップフロップ６ａ、　６
ｂ、６ｃ・・・アンド回路 ７・・・オア回路 ８・・・シフトレジスタ ９・・・保持レジスタ Ｏ・・・Ｄ／Ａ変換器 １．１工″・・・選別・判定論理回路 ２・・・選別・判定出力 ３・・・変換されたデジタル出力

Claims (1)

1. 【特許請求の範囲】 複数の基準電圧を出力する手段と、 上記基準電圧を入力し、多価関数のうちのそれぞれ１価
   関数になる部分に対応したアナログ量を出力する複数の
   デコード・スイッチ回路と、上記複数のデコード・スイ
   ッチ回路のそれぞれの出力とデジタル量に変換すべきア
   ナログ入力とをそれぞれ比較する複数の比較器と、 上記複数の比較器の出力に基づき、上記複数の比較器の
   うちの優先する比較器を判定してその比較器の信号を出
   力するか、あるいは比較器の反転を検知してそれを優先
   する信号を出力する選別・判定論理回路と、 上記選別・判定論理回路の出力に基づいて、上記複数の
   デコード・スイッチ回路を制御する信号および変換結果
   のデジタル量を出力する一つあるいは複数のレジスタ回
   路と、を備え、 アナログ量がデジタル量の多価関数に対応する逐次比較
   形アナログ／デジタル変換を行なうことを特徴とするア
   ナログ／デジタル変換器。