JPH0340027A - ディジタル同期演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はキャリー（桁上がり）信号あるいはポロー（桁
下がり）信号の演算を含む複数のビット数を持つディジ
タル同期演算回路に関するものである。

従来の技術 従来、キャリー信号あるいはボロー信号の演算を含む複
数のビット数を持つディジタル同期演算回路では、クロ
ック入力によって生した各桁のフリップ・フロップの出
力信号はキャリー信号あるいはボロー信号の演算回路を
通った後、次のクロック入力までに上位ビットのキャリ
ー信号あるいはボロー信号の入力端子に入力され、クロ
ック入力ごとに同様の動作を繰り返す。例えば、加減算
回路ではＣＱ出版社の「ディジタル・システムの設計」
の１０１ページに記載されており、同期カウンターでは
オーム社の「だれにもわかるディジタル回路」の６９ペ
ージから７０ページに記載されている。

発明が解決しようとする課題 しかしながら上記のような構成では、ずット数の大きな
回路はどキャリーあるいはボロー信号の演算に時間がか
かり、各桁のキャリーあるいはポローの演算のすべてを
１クロック周期内で行なう必要があるため、クロック周
波数が決まれば、ピント数をある値より大きくできない
。逆に、ビット数が決まれば、クロック周波数をある値
より高くできないという問題点を有していた。

本発明は上記問題点に鑑み、クロック周波数が高くピン
ト数の大きなディジタル同期演算回路を提供するもので
ある。

課題を解決するための手段 上記課題を解決するために本発明のディジタル同期演算
回路は、任意のビット数を持つ複数の演算ブロックと、
ｉ番目（１≦ｉ≦Ｎ、Ｎ２２）の演算ブロックのキャリ
ーあるいはボローの入力端子には、（ｉ−１）番目の演
算ブロックのキャリーあるいはボローの出力信号が、ｉ
番目の演算ブロックへの他の入力信号と同期化されて入
力されるとともに、必要に応して各演算ブロックへの入
力信号及び各演算ブロックからの出力信号を遅延させる
という構成を備えたものである。

作用 本発明は上記した構成によって、クロックまたはクロッ
クによって同期化された入力信号がｉ番目（１≦ｉ≦Ｎ
、、Ｎ２２）の演算ブロックに入力されると、そこで演
算されたキャリー信号あるいはボロー信号をクロック同
期化し、その信号は（ｉ＋１）番目の演算ブロックに入
力されるが、次のクロック入力時に演算処理される。つ
まり、従来行っていたように全ビットのキャリー信号あ
るいはボロー信号の演算を１クロック周期内に行なわず
、ｉ番目（１≦ｉ≦Ｎ、　Ｎ２２）の演算ブロック内に
おいては１つ前のクロック入力によって生じた（ｉ−１
）番目のブロックのキャリー信号あるいはボロー信号と
演算ブロック内の出力信号から各ブロック内において生
じるキャリー信号あるいはボロー信号のみについて１ク
ロック周期内に各々演算を行なう。この場合、上位の演
算ブロックに入力されるキャリー信号あるいはボロー信
号はど遅延量が累積され大きくなるが、各演算ブロック
への入力信号と各演算ブロックの出力信号をＤフリップ
・フロップを用いて適正量だけ遅延させることにより補
正することができる。このため、キャリー信号あるいは
ボロー信号の各演算には実質的に各演算ブロックにおい
て要する時間しかかからず、ビット数の大きな回路でも
クロック周波数を高くすることができる。また、逆にク
ロック周波数が高い場合でも、演算回路のビット数をど
のような大きな値にすることも可能となる。

実施例 以下本発明の一実施例のディジタル同期演算回路につい
て、図面を参照しながら説明する。第１図は本発明の第
１の実施例におけるディジタル同期演算回路としての４
ビツトのディジタル同期加算回路の回路構成を示すもの
である。この場合、４ビツトの加算回路を上位２ビツト
と下位２ビツトの２つの演算ブロックに分けている（Ｎ
＝２）。

第１図において、１０１，１０２はそれぞれ演算ブロッ
クとしての２ビツトの加算回路、１０３゜１０４．１０
５，１０６，１１１，１１２，１１３゜１１４は入力信
号のクロック同期回路、１０９゜１１０は出力遅延回路
、１１５，１１６．１１７１１８は入力遅延回路、１１
９はキャリー信号のクロック同期回路、１０７，１０８
，１２０．１２１１２２は出力信号のクロック同期回路
であり、上記加算回路以外の回路はすべてＤフリップ・
フロップより構成されている。各Ｄフリップ・フロップ
のＣ端子のすべてには高周波のクロック信号ＣＬＫＩが
入力される。また、加算される２つの４ビツトのデータ
を（Ｂ４．Ｂ３．Ｂ２．ｅｌ）と（ｉ４．＋３．＋２．
ｆｌ）で表わす。この場合、Ｂ４．＋４の方が上位ビッ
トである。ｅｌはＤフリップ・フロップ１０５のＤ端子
に、Ｂ２はＤフロップ・フロップ１０３のＤ端子に、Ｂ
３はＤフリップ・フロップ１１３のＤ＠子に、Ｂ４はＤ
フリップ・フロップ１１１のＤ端子に、それぞれ入力さ
れる。また、ｆｌはＤフリップ・フロップ１０６のＤ端
子に、＋２はＤフリップ・フロップ１０４のＤ端子に、
＋３はＤフロップ・フロップ１１４のＤ端子に、＋４は
Ｄフリップ・フロップ１１２のＤ端子に、それぞれ入力
される。そして、２つの４ビツトのデータ（ｅ　４．　
　ｅ　３．　　ｅ　２゜ｅｌ）と（ｉ４．［３，＋２．
ｆｌ）の加算された結果を４ビツトのデータ（ｇ　４．
　　ｇ　３．　　ｇ　２゜ｇｌ）で表わすと、ｇｌはＤ
フリップ・フロップ１１０のＱ端子から、Ｂ２はＤフリ
ップ・フロップ１０ＢのＱ端子から、Ｂ３はＤフリップ
・フロップ１２２のＱ端子から、Ｂ４はＤフリップ・フ
ロップ１２１のＱ端子からそれぞれ、出力される。

この場合も、Ｂ４の方が上位ビットである。また、２ビ
ツトの加算回路１０１で演算されたキャリー信号ｃａ２
はこの回路のＣｏ端子を通してＤフリップ・フロップ１
１９のＤ端子に入力され、４ビツトのデータの加算演算
の結果生したキャリー信号ｃａ４はＤフリップ・フロッ
プ１２０のＱ端子から出力される。さらに、２ビツトの
加算回路１０１のＣｉ端子は接地されており電位はロー
・レベルに固定されている。また、Ｄフリップ・フロッ
プ１０９の出力信号をｇｌｐ、Ｄフリップ・フロップ１
０７の出力信号をｇ２ｐ、Ｄフリップ・フロップ１１９
の出力信号をｃａ２ｄとする。

さらに、Ｄフリップ・フロップ１０６の出力信号をｆｌ
ｄ、Ｄフリップ・フロップ１０５の出力信号をｅ２ｄ、
Ｄフロップ・フロップ１０４の出力信号を＋２ｄ、、Ｄ
フリップ・フロップ１０３の出力信号を＋３ｄ、Ｄフロ
ップ・フロップ１１７１出力信号をｅ２ｄ、Ｄフリップ
・フロップ１１８の出力信号を＋３ｄ、Ｄフリップ・フ
ロップ１１７１出力信号をｅ３ｄ、Ｄフリップ・フロッ
プ１１６の出力信号を＋４ｄ、Ｄフリップ・フロップ１
１５の出力信号をｅ４ｄ、Ｄフリップ・フロップ１１３
の出力信号をｅ３ｐとする。

第２図は第１図における１０１，１０２の２ビツト加算
回路の詳細な回路図を示すものである。

第２図において、２０１，２０６は３入力の排他的論理
和の回路、２０２，２０７は３入力の論理和回路、２０
３，２０４，２０５，２０８，２０９゜２１０は２入力
の論理積回路である。この回路に入力される信号は２ビ
ツトのデータの（ｉ２＋ｉ１）とＮ２．ｊｌＬさらにキ
ャリー信号のｈｏである。１１はＡ１端子に、１２はＡ
２端子に、ｊｌはＢ１端子に、＋２はＢ２端子に、ｈＯ
はＣｉ端子にそれぞれ入力される。この２ビツト加算回
路は一般によく用いられている加算回路であり、加算結
果は２ビツトのデータの（ｋ２．ｋｌ）とキャリー信号
Ａ２が、ｋｌはＳｌ端子から、ｋ２はＳ２端子から、Ａ
２はＣｏ端子からそれぞれ出力される。この場合、＋２
．＋２．に２の方が上位ビットである。

以上のように構成されたディジタル同期演算回路として
の４ビツトのディジタル同期加算回路について、以下第
１図、第２図及び第３図を用いてその動作を説明する。

２ビツトの加算回路１０１，１０２の入力と出力の間の
遅延量はすべてＴｏＡに等しく、Ｄフリップ・フロップ
１０３，１０４，１０５，１０６゜１０７．１０８，１
０９，１１０，１１１，１１２゜１１３．１１４，１１
５，１１６，１１７，１１９゜１２０．１２１，１２２
の入力と出力の間の遅延量はすべて＋９．に等しいとす
る。この時、ＴＤＡとＴＤＤの和はクロックＣＬＫＩの
周期ＴＣＩよりも小さいとする。第３図に、ＣＬＫＩと
（ｅ４．ｅ３゜ｅ２．ｅｌ）、（ｆ４．ｆ３．ｆ２．ｆ
ｌ）が入力された時の各部の信号の波形図を示す。ここ
では、ｆ４＝ｏ、ｆ３＝ｆ２＝ｆｌ＝１　　ｅ４＝ｅ２
＝０とする。従って、この４ビツトの加算回路が正常に
動作した場合、ｅ３＝ｅｌ＝ｏの時の出力信号はｇ４−
０、ｇ３＝ｇ２＝ｇｌ＝１となり、ｅ３＝ｅ　１＝１の
時の出力信号はｇ４ａ＝３＝１、ｇ２＝ｇｌ＝０となる
。下位のブロックである２ビツトの加算回路１０１のキ
ャリー信号である信号ｃａ２は、時刻ｔｌの時にハイ・
レヘルとなるが、時間Ｔ。Ｃだけ遅延している。この信
号は、キャリー同期回路１１９でクロック同期化した後
、２ビツトの加算回路１０２のＣｉ端子に入力されるが
、キャリー同期回路１１９でクロック同期化しなかった
場合、第２図に示す２入力論理積回路２０３．２０４，
２０５と３入力論理和回路２０２と３入力排他的論理和
回路２０６が遅延量を持つため、この３入力排他的論理
和回路２０６の出力信号ｓａ４の遅延量はさらに大きく
なり１クロッ１ り周期以上となるため、時刻Ｌ２のクロックの立ち上が
り時において、ハイ・レヘルでなければならないのが、
ロー・レヘルであるため、上位の演算ブロックである２
ピントの加算回路１０２は誤動作を引き起こしてしまう
。このために、クロック周波数を高くできない。

信号ｃａ２をキャリー同期回路１１９でクロック同期化
した信号ｃａ２ｄを２ビツトの加算回路１０２のＣｉ端
子に入力した場合は、キャリー信号ｃｃ２の遅延は無視
でき、上位の演算ブロックである２ビツトの加算回路１
０２は正常に動作する。この場合、下位の演算ブロック
である２ピントの加算回路１０１の入力信号ｅ２．ｅｌ
、ｆ２゜ｆｌは上位の演算ブロックである２ビツトの加
算回路１０２の入力信号ｅ４．ｅ３．ｆ４．ｆ３と比較
して、１クロック周期だけ遅延することになるため、入
力信号遅延回路１１５，１１７．１１６１１８をもちい
てそれぞれの信号を適正量である１クロック周期だけ遅
延させ補正する。さらに上位の演算ブロックである２ビ
ツトの加算回路１０２２ の出力信号ｇ４．ｇ３は下位の演算ブロックである２ビ
ツトの加算回路１０１の出力信号ｇｌｐ。

ｇ２ｐと比較して、１クロック周期だけ遅延することに
なるが、出力信号遅延回路１１０，１０８をもちいて、
出力信号ｇｌＰ、８２Ｐをそれぞれ適正量である１クロ
ック周期だけ遅延させ補正することにより、出力信号ｇ
４．ｇ３．ｇ２．ｇｌは、第３図に示す通りの波形を出
力し、第１図に示す４ビツトの同期加算回路は周波数の
高いクロック信号でも、結果として正しい演算値を出力
する。

第４図は本発明の第２の実施例におけるディジタル同期
演算回路としての４ピントのディジタル同期カウンター
回路の回路構成を示すものである。

この場合、４ビツトの同期カウンターを上位２ビツトと
下位２ビツトの２つの演算ブロックに分けている（Ｎ＝
２）。第４図において、４０１，４０２はそれぞれ演算
ブロックとしての２ビツトの同期カウンター、４０３，
４０４は出力信号遅延回路、４０５はキャリー信号同期
回路である。上記演算ブロック以外はＤフリップ・フロ
ップで構成されている。各２ビツトの同期カウンターの
Ｃ端子と各Ｄフリップ・フロップのＣ端子のすべてには
高周波のクロック信号ＣＬＫ２が入力される。この４ビ
ツトのカウンターの出力値を４ビツトのデータ（Ｌ４．
Ｌ３．Ｌ２．Ｌｌ）で表わすと、ＬｌはＤフリップ・フ
ロップ４０４のＱ端子から、Ｌ２はＤフリップ・フロッ
プ４０３のＱ端子から、Ｌ３は２ビツトの同期カウンタ
ー４０２のＱ１端子から、Ｌ４は２ビツトの同期カウン
ター４０２のＱ２端子からそれぞれ、出力される。この
場合、Ｌ４の方が上位ビットである。また、２ビツトの
同期カウンター４０１での計数演算の結果生したキャリ
ー信号ｃｃ２は２ビツトの同期カウンター４０１のＴＣ
端子から出力されＤフリップ・フロップ４０５のＤ端子
に入力される。さらに、２ビツトの同期カウンター４０
１のＣＢ端子は電源に接続されており電位はハイ・レヘ
ルに固定されている。また、２ピントの同期カウンター
４０１の出力端子Ｑｌの出力信号をＬｉｐ、同じく出力
端子Ｑ２の出力信号をＬ２ｐ、Ｄフロップ・フロツブ４
０５の出力信号をｃｃ２ｄとする。

第５図は第４図における４０１，４０２の２ビツトの同
期カウンターの詳細な回路図を示すものである。第５図
において、５０１，５０２ば１）フロップ・フロップ、
５０３．５０４は２入力の排他的論理和回路、５０５は
２入力の論理積回路、５０６は３入力の論理積回路であ
る。この回路に入力される信号は、高周波のクロック信
号ＣＬＫ３、さらにキャリー信号のｍＯである。ｍＯは
ＣＥ端子に、ＣＬＫ３はＣ端子にそれぞれ入力される。

この２ビツトの同期カウンターの回路は一般によく用い
られている計数回路であり、計数結果は２ビン！・のデ
ータの（ｐ２．ｐｌ）とキャリー信号ｍ２が、ＰｌはＱ
１端子から、ｐ２はＱ２端子から、ｍ２はＴＣ端子から
それぞれ出力される。この場合、ｐ２の方が上位ビット
である。

以上のように構成されたディジタル同期演算回路として
の４ビツトのディジタル同期加算回路について、以下第
４図、第５図及び第６図を用いて５ その動作を説明する。

２ピツ！・の同期カウンター４０１，４０２のクロック
入力からキャリー出力までの間の遅延量はすべてＴ’ｎ
ｃに等しく、Ｄフリップ・フロップ４０３４０４．４０
５の入力と出力の間の遅延量はすべてＴｌ１ｌＤに等し
いとする。この時、’ｒｏｅとＴ、Ｉｌの和はクロック
ＣＬＫ２の周期Ｔｃｚｔｔよりも小さいとする。第６図
に、ＣＬＫ２が入力された時の各部の信号の波形図を示
す。下位の演算ブロックである２ビツトの同期カウンタ
ー４０１のキャリー信号である信号ｃｃ２は、時刻ｔ３
において信号Ｌｉｐ、Ｌ２ｐがともにハイ・レベルなの
でハイ・レベルとなるが、時間Ｔｌｃだけ遅延している
。

この信号は、キャリー同期回路４０５でクロック同期化
した後、２ビツトの同期カウンター４０２のＣＥ端子に
入力されるが、キャリー同期回路４０５でクロック同期
化しなかった場合、第５図に示す２入力論理積回路５０
５が遅延量を持つため、この出力信号ｃｃ３の遅延量は
さらに大きく６ クロックの立ち上がり時において、ハイ・レベルでなけ
ればならないのが、ロー・レベルであるため、上位の演
算ブロックである２ビットの同期カウンター４０２は誤
動作を引き起こしてしまう。

このために、クロック周波数を高くできない。

信号ｃｃ２をキャリー同期回路４０５でクロック同期化
した信号ｃｃ２ｄを２ビツトの同期カウンター４０２の
ＣＢ端子に入力した場合は、キャリー信号ｃｃ２の遅延
は無視でき、上位の演算ブロックである２ビツトの同期
カウンター４０２は正常に動作する。ところが、この出
力信号Ｌ４、Ｌ３は下位の演算ブロックである２ビツト
の同期カウンター４０１の出力信号Ｌｉｐ、Ｌ２ｐと比
較して、１クロック周期だけ遅延することになるが、出
力信号遅延回路４０３，４０４をもちいてそれぞれの信
号を適正量であるｌクロック周期だけ遅延させ補正する
ことにより、出力信号Ｌ４゜Ｌ３．Ｌ２．Ｌｌは、第６
図に示す通りの波形を出力し、第４図に示す４ビツトの
同時カウンターは周波数の高いクロック信号でも、結果
として正しい計数値を出力する。

発明の効果 以上のように本発明は、ｉ番目（１≦ｉ≦Ｎ１Ｎ≧２）
の演算ブロックのキャリーあるいはボローの入力端子に
は、（ｉ−１）番目の演算ブロックのキャリーあるいは
ボローの出力信号が、ｉ番目の演算ブロックへの他の入
力信号と同期化されて入力されるために、クロック周波
数が高くビット数が大きなディジタル同期演算回路を実
現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるディジタル同期
演算回路としての４ビツトのディジタル同期加算回路の
ブロック図、第２図は第１図の２ビツトの加算回路の詳
細な回路図、第３図は第１図及び第２図の各部信号波形
図、第４図は本発明の第２の実施例におけるディジタル
同期演算回路としての４ビツトのディジタル同期カウン
ターのブロック図、第５図は第４図の２ビツトの同期カ
ウンターの詳細な回路図、第６図は第４図及び第５図の
各部信号波形図である。 １０１，１０２・・・・・・加算回路、１０３．１０４
１０５．１０６，１１１，１１２，１１３．　１１４・
・・・・・入力信号のクロック同期回路、１０９．１１
０・・・・・・出力遅延回路、１１５，１１６，１１７
，１１８・・・・・・入力遅延回路、１１９・・・・・
・キャリー信号のクロック同期回路、１０７，１０８，
１２０．１２１１２２・・・・・・出力信号のクロック
同期回路。

Claims (3)

【特許請求の範囲】
1. （１）ｉ番目（１≦ｉ≦Ｎ、Ｎ≧２）の演算ブロックの
   キャリーあるいはボローの入力端子には、（ｉ−１）番
   目の演算ブロックのキャリーあるいはボローの出力信号
   が、ｉ番目の演算ブロックへの他の入力信号と同期化さ
   れて入力されることを特徴とするディジタル同期演算回
   路。
2. （２）加算回路（あるいは減算回路）より構成されたＮ
   個（Ｎ≧２）の演算ブロックと、ｉ番目（１≦ｉ≦Ｎ）
   の加算回路（あるいは減算回路）に入力されるデータを
   前記クロックにより同期化した後、（ｉ−１）クロック
   周期だけ遅延させ前記ｉ番目の加算回路（あるいは減算
   回路）に入力する入力遅延回路と、（ｉ−１）番目の加
   算回路（あるいは減算回路）のキャリー（あるいはボロ
   ー）の出力信号を前記クロックにより同期化し、前記ｉ
   番目の加算回路（あるいは減算回路）のキャリー（ある
   いはボロー信号）として供給するキャリー（あるいはボ
   ロー）同期回路と、ｉ番目の加算回路（あるいは減算回
   路）の出力信号を前記クロックにより同期化した後、（
   Ｎ−ｉ）クロック周期だけ遅延させる出力遅延回路より
   構成されたことを特徴とする請求項（１）記載のディジ
   タル同期演算回路。
3. （３）同期カウンターより構成されたＮ個（Ｎ≧２）の
   演算ブロックと、（ｉ−１）番目の同期カウンターのキ
   ャリー（あるいはボロー）の出力信号を前記クロックに
   より同期化し、前記ｉ番目の同期カウンターのキャリー
   （あるいはボロー信号）として供給するキャリー（ある
   いはボロー）同期回路と、ｉ番目の同期カウンターの出
   力信号を、（Ｎ−ｉ）クロック周期だけ遅延させる出力
   遅延回路より構成されたことを特徴とする請求項（１）
   記載のディジタル同期演算回路。