JPH0340419A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0340419A JPH0340419A JP17608389A JP17608389A JPH0340419A JP H0340419 A JPH0340419 A JP H0340419A JP 17608389 A JP17608389 A JP 17608389A JP 17608389 A JP17608389 A JP 17608389A JP H0340419 A JPH0340419 A JP H0340419A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- thin film
- semiconductor
- integrated circuit
- mask
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- Pending
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体集積回路装置の製造方法に係り、特に有
機物被膜材の除去工程の改良に関する。
機物被膜材の除去工程の改良に関する。
（従来の技術）
一般に半導体装置の製造方法においては、半導体基板上
に回路素子を形成するためにその基板上に回路パターン
を描き、エツチング加工やイオン注入する製造工程があ
る。その回路パターンを描くマスクの材料は、感光性の
有機物被膜（ホトレジスト）を写真蝕刻したレジストが
多く用いられている。そのレジストは前述した製造工程
後、指定の剥離溶液あるいは硫酸（Ｈ２Ｓ ０４ ）を
含む酸性溶液に浸して、溶解および前記半導体基板から
剥離する。
に回路素子を形成するためにその基板上に回路パターン
を描き、エツチング加工やイオン注入する製造工程があ
る。その回路パターンを描くマスクの材料は、感光性の
有機物被膜（ホトレジスト）を写真蝕刻したレジストが
多く用いられている。そのレジストは前述した製造工程
後、指定の剥離溶液あるいは硫酸（Ｈ２Ｓ ０４ ）を
含む酸性溶液に浸して、溶解および前記半導体基板から
剥離する。
ところが、バターニングされた前記半導体基板に反応性
イオン、エツチング方法によるエツチング加工や高濃度
のイオン注入した場合に、前記溶液等ではそのバターニ
ングされたレジストを完全に除去することができず、前
記半導体基板上に残渣を生じる。
イオン、エツチング方法によるエツチング加工や高濃度
のイオン注入した場合に、前記溶液等ではそのバターニ
ングされたレジストを完全に除去することができず、前
記半導体基板上に残渣を生じる。
このため前述した製造工程には、酸素プラズマを利用し
て低温で前記レジストを灰化（Ａｓｈｉｎｇ）して除去
するアッシング装置（Ａｓｈｅｒ）が広く採用されてい
る。
て低温で前記レジストを灰化（Ａｓｈｉｎｇ）して除去
するアッシング装置（Ａｓｈｅｒ）が広く採用されてい
る。
このアッシング装置を採用する実際の金属−絶縁物一半
導体（Ｍ ＯＳ ： Ｍｅｔａｌ−Ｏｘｉｄｅ−８ｃｍ
ｉｃｏｎｄｕｃｔｏｒｉ）構造の電界効果形トランジス
タ（Ｆ Ｅ Ｔ ： Ｆｉｅｌｄ Ｅｆ’ｆ’ｅｃｔ
Ｔ＋７ａｎｓｉｓｔｏｒ ）の製造工程は、第３図（ａ
）〜（ｆ）に示すような順序になっている。
導体（Ｍ ＯＳ ： Ｍｅｔａｌ−Ｏｘｉｄｅ−８ｃｍ
ｉｃｏｎｄｕｃｔｏｒｉ）構造の電界効果形トランジス
タ（Ｆ Ｅ Ｔ ： Ｆｉｅｌｄ Ｅｆ’ｆ’ｅｃｔ
Ｔ＋７ａｎｓｉｓｔｏｒ ）の製造工程は、第３図（ａ
）〜（ｆ）に示すような順序になっている。
すなわち、第３図（ａ）に示すように半導体基板１上に
素子分離のためにフィールド酸化膜２を形成する。つぎ
に同図（ｂ）に示すように前記半導体基板１の素子形成
領域Ａ上にドライ酸化法によりゲート酸化膜３を形成す
る。
素子分離のためにフィールド酸化膜２を形成する。つぎ
に同図（ｂ）に示すように前記半導体基板１の素子形成
領域Ａ上にドライ酸化法によりゲート酸化膜３を形成す
る。
続いて同図（Ｃ）に示すように前記ゲート酸化膜３上に
リン（Ｐ）をドープした半導体層（多結晶シリコン膜：
Ｐｏ１ｙ−８ｔ） ４ ａを堆積させ、さらに同図（ｄ
）に示すように前記半導体層４ａ上にレジストマスク５
を形成する。
リン（Ｐ）をドープした半導体層（多結晶シリコン膜：
Ｐｏ１ｙ−８ｔ） ４ ａを堆積させ、さらに同図（ｄ
）に示すように前記半導体層４ａ上にレジストマスク５
を形成する。
またさらに同図（ｄ）の前記半導体基板１を反応性イオ
ンエツチングして周回（ｅ）に示すような形状に前記半
導体層４ａを取り除きζゲート電極４ｂを形成し、前記
半導体基板１の破線で示す領域に砒素（Ａｓ）をイオン
注入してソースおよびドレイン領域６を形成する。
ンエツチングして周回（ｅ）に示すような形状に前記半
導体層４ａを取り除きζゲート電極４ｂを形成し、前記
半導体基板１の破線で示す領域に砒素（Ａｓ）をイオン
注入してソースおよびドレイン領域６を形成する。
ここで同図（ｄ）の工程において、プラズマ中に酸素（
０２）ガスを導入した酸素プラズマを利用したアッシン
グ装置によって前記レジストマス゛り５を除去する。そ
のレジストを除去した前記半導体基板の断面図を同図（
ｆ）に示している。
０２）ガスを導入した酸素プラズマを利用したアッシン
グ装置によって前記レジストマス゛り５を除去する。そ
のレジストを除去した前記半導体基板の断面図を同図（
ｆ）に示している。
（発明が解決しようとする課題）
前述したように半導体基板１が反応性イオンのエツチン
グ加工や高濃度のイオン注入する工程を処理された場合
に、その半導体基板１上のレジストマスク５は指定の剥
離溶液あるいは硫酸（Ｈ２Ｓｏ、）を含む酸性溶液に浸
しても前記半導体基板１上に残渣を生じ、完全なレジス
ト除去ができないため、酸素プラズマを利用して前記レ
ジストマスク５を灰化除去するアッシング装置が採用さ
れている。
グ加工や高濃度のイオン注入する工程を処理された場合
に、その半導体基板１上のレジストマスク５は指定の剥
離溶液あるいは硫酸（Ｈ２Ｓｏ、）を含む酸性溶液に浸
しても前記半導体基板１上に残渣を生じ、完全なレジス
ト除去ができないため、酸素プラズマを利用して前記レ
ジストマスク５を灰化除去するアッシング装置が採用さ
れている。
しかしながら、このアッシング装置による処理は放電に
よって放射線あるいは電磁波が半導体基板に照射し、ゲ
ート酸化膜中に正に帯電したトラップを形成させる。こ
の電子トラップの存在が前記ゲート酸化膜の特性に影響
して、半導体装置としての品質および信頼性を低下させ
ている。
よって放射線あるいは電磁波が半導体基板に照射し、ゲ
ート酸化膜中に正に帯電したトラップを形成させる。こ
の電子トラップの存在が前記ゲート酸化膜の特性に影響
して、半導体装置としての品質および信頼性を低下させ
ている。
さらにアッシング装置による処理は半導体基板とゲート
酸化膜（Ｓｉ−３ｉＯ２）の界面および半導体基板の内
部にも影響を与えている。これは後述するように形成し
たＭＯ８形キャパシタのアッシング装置による処理時間
と、その容量に対する時間（ｃ−Ｂ特性の緩和時間との
依存性を示す第４図のグラフによって説明できる。
酸化膜（Ｓｉ−３ｉＯ２）の界面および半導体基板の内
部にも影響を与えている。これは後述するように形成し
たＭＯ８形キャパシタのアッシング装置による処理時間
と、その容量に対する時間（ｃ−Ｂ特性の緩和時間との
依存性を示す第４図のグラフによって説明できる。
すなわち前述した第３図（ｄ）に示す半導体基板１上に
前記レジストマスク５より大きなマスクパターンを形成
し、特に反応性イオンを用いないエツチング方法（たと
えばウェットエツチング加工）によって多結晶シリコン
膜をエツチング加工してゲート？［Ｓ極を形成し、その
半導体基板上にある前記マスクパターンのレジストを硫
酸が含まれる酸性溶液に浸して除去する。
前記レジストマスク５より大きなマスクパターンを形成
し、特に反応性イオンを用いないエツチング方法（たと
えばウェットエツチング加工）によって多結晶シリコン
膜をエツチング加工してゲート？［Ｓ極を形成し、その
半導体基板上にある前記マスクパターンのレジストを硫
酸が含まれる酸性溶液に浸して除去する。
このようにして形成したＭＯ３形キャパシタに酸素プラ
ズマによるアッシング装置による処理を行い、その処理
の処理時間とＣ−を特性の緩和時間との依存性を調べる
と、第４図に示すようにアッシング処理の時間が長くな
るほど、前記Ｃ−を特性の緩和時間が短くなる。つまり
前記処理時間の経過と共にＳ ｉ −Ｓ ｉ Ｏ２界面
あるいは半導体基板の内部からのキャリアの発生量が増
加し、容量が小さくなっていくことを示している。
ズマによるアッシング装置による処理を行い、その処理
の処理時間とＣ−を特性の緩和時間との依存性を調べる
と、第４図に示すようにアッシング処理の時間が長くな
るほど、前記Ｃ−を特性の緩和時間が短くなる。つまり
前記処理時間の経過と共にＳ ｉ −Ｓ ｉ Ｏ２界面
あるいは半導体基板の内部からのキャリアの発生量が増
加し、容量が小さくなっていくことを示している。
これは、前記ＭＯＳ形キャパシタにアッシング装置によ
る処理を行ったことにより放電・１線の魚身４が原因と
なって３ｉ ＳｉＯ２界面と反転層になる領域にキャ
リアの生成・再結合中心が増加したことが起因している
。
る処理を行ったことにより放電・１線の魚身４が原因と
なって３ｉ ＳｉＯ２界面と反転層になる領域にキャ
リアの生成・再結合中心が増加したことが起因している
。
このように酸素プラズマアッシングは、前記５ｉ−Ｓｉ
Ｏ２界面あるいは半導体基板の内部の状態を変化させて
しまうため、前記ＭＯ３形キャパシタの特性自体をも変
化させる。
Ｏ２界面あるいは半導体基板の内部の状態を変化させて
しまうため、前記ＭＯ３形キャパシタの特性自体をも変
化させる。
従って、ゲート形成の製造工程においてレジスト除去に
アッシング装置を用いることはＭＯ８形素子の特性を不
安定にさせる原因になり、その結果半導体装置の品質お
よび信頼性を低下させていた。
アッシング装置を用いることはＭＯ８形素子の特性を不
安定にさせる原因になり、その結果半導体装置の品質お
よび信頼性を低下させていた。
そこで本発明は、特に酸素プラズマを利用しないレジス
ト除去工程を用いて、半導体装置の特性を安定化させ、
その半導体装置の品質および信頼性を向上させることを
目的とする。
ト除去工程を用いて、半導体装置の特性を安定化させ、
その半導体装置の品質および信頼性を向上させることを
目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明は従来技術がもつ課題を解決するために、まず半
導体基板上の集積回路素子を形成するために積層された
半導体層の上に、酸性溶液内で溶解および前記半導体層
から剥離可能な金属を含む薄膜を設ける工程と、つぎに
前記薄膜上に有機物被膜材のマスクを設ける工程と、さ
らに前記有機物被膜をマスクとして前記半導体層上に選
択的な加工を行なって集積回路素子を形成し、前記酸性
溶液内で前記有機物被膜材および薄膜を同時に除去する
工程とを半導体装置の製造方法に用いて課題を解決する
。
導体基板上の集積回路素子を形成するために積層された
半導体層の上に、酸性溶液内で溶解および前記半導体層
から剥離可能な金属を含む薄膜を設ける工程と、つぎに
前記薄膜上に有機物被膜材のマスクを設ける工程と、さ
らに前記有機物被膜をマスクとして前記半導体層上に選
択的な加工を行なって集積回路素子を形成し、前記酸性
溶液内で前記有機物被膜材および薄膜を同時に除去する
工程とを半導体装置の製造方法に用いて課題を解決する
。
（作用）
以上のような製造方法によると、この半導体基板の半導
体層上に積層された金属を含む薄膜および有機物被膜の
マスクの除去工程において、この半導体層上の前記薄膜
を酸性溶液内で溶解または前記半導体層と剥離し、それ
と共に前記有機物被膜のマスクも半導体基板上から除去
している。
体層上に積層された金属を含む薄膜および有機物被膜の
マスクの除去工程において、この半導体層上の前記薄膜
を酸性溶液内で溶解または前記半導体層と剥離し、それ
と共に前記有機物被膜のマスクも半導体基板上から除去
している。
このように、指定する剥離溶液によって有機物被膜自体
を溶解した従来の有機物被膜のマスクの除去方法と違っ
て、金属薄膜を除去するので残渣も生じない完全な有機
物被膜のマスク除去ができ、このためアッシング装置を
用いなくとも有機物被膜のマスク除去ができる。
を溶解した従来の有機物被膜のマスクの除去方法と違っ
て、金属薄膜を除去するので残渣も生じない完全な有機
物被膜のマスク除去ができ、このためアッシング装置を
用いなくとも有機物被膜のマスク除去ができる。
従って本発明の製造方法を用いることによって、半導体
装置の特性を安定化することができ、その半導体装置の
品質および信頼性を向上することができる。
装置の特性を安定化することができ、その半導体装置の
品質および信頼性を向上することができる。
（実施例）
以下、図面を参照して本発明の一実施例につき詳細に説
明する。
明する。
第１図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
の一実施例として、ＭＯＳＦＥＴの製造工程を示すもの
である。
の一実施例として、ＭＯＳＦＥＴの製造工程を示すもの
である。
すなわち、第１図（ａ）において半導体基板１上に素子
分離のために膜厚８０００λのフィールド酸化膜２を形
成する。つぎに同図（ｂ）に示すように前記半導体基板
の素子作製領域Ａ上にドライ酸化法により膜厚２００Å
のゲート酸化膜３を形成する。 そのゲート酸化膜３上
に同図（ｃ）に示すようにリン（Ｐ）をドープした半導
体層（多結晶シリコン膜： Ｐｏ１ｙ−８１）４ ａを
４０００Åの厚さに気相反応成長（ＣＶ Ｄ ：Ｃｈｅ
ｍｌｃａＩ ＶａｐｏｒＤｅｐｏｓｉｔｌｏｎ）装置に
よって堆積させ、さらにその上に膜厚５００Åの金属薄
膜７、たとえばアルミニウム薄膜をスパッタリング装置
によって積層する。
分離のために膜厚８０００λのフィールド酸化膜２を形
成する。つぎに同図（ｂ）に示すように前記半導体基板
の素子作製領域Ａ上にドライ酸化法により膜厚２００Å
のゲート酸化膜３を形成する。 そのゲート酸化膜３上
に同図（ｃ）に示すようにリン（Ｐ）をドープした半導
体層（多結晶シリコン膜： Ｐｏ１ｙ−８１）４ ａを
４０００Åの厚さに気相反応成長（ＣＶ Ｄ ：Ｃｈｅ
ｍｌｃａＩ ＶａｐｏｒＤｅｐｏｓｉｔｌｏｎ）装置に
よって堆積させ、さらにその上に膜厚５００Åの金属薄
膜７、たとえばアルミニウム薄膜をスパッタリング装置
によって積層する。
つぎに同図（ｄ）において、前記金属薄膜７上こゲート
を形成するためのレジストマスク５を形成後に、同図（
ｅ）のように前記半導体層４ａおよび金属薄膜７を反応
性イオンエツチング方法によってエツチングして取り除
き、ゲート電１４ｂを形成する。
を形成するためのレジストマスク５を形成後に、同図（
ｅ）のように前記半導体層４ａおよび金属薄膜７を反応
性イオンエツチング方法によってエツチングして取り除
き、ゲート電１４ｂを形成する。
さらに同図（ｅ）の破線で示す領域に砒素（Ａｓ）を加
速電圧５０ＫｅＶ、イオン量５×１０ ”ａｔｏａ／
Ｃ１１２で、イオン注入してソースおよびドレイン領域
６を形成する。
速電圧５０ＫｅＶ、イオン量５×１０ ”ａｔｏａ／
Ｃ１１２で、イオン注入してソースおよびドレイン領域
６を形成する。
その後、前記半導体基板は硫酸（Ｈ２ＳＯ４）過酸化水
素水（Ｈ２０２）−５： １の体積比に混合した。酸性
溶液に浸し、前記レジスト５および金属薄１１＊７を溶
解もしくは前記ゲート電極４ｂから剥離して除去する。
素水（Ｈ２０２）−５： １の体積比に混合した。酸性
溶液に浸し、前記レジスト５および金属薄１１＊７を溶
解もしくは前記ゲート電極４ｂから剥離して除去する。
しかし前記金属薄膜７の材質は、純アルミニウムに限ら
れるわけではなく、アルミニウム系の合金、アルミニウ
ムとシリコンの合金でも良く、さらにはチタン、もしく
はチタン酸化物等の他の金属薄膜でも差支えない。
れるわけではなく、アルミニウム系の合金、アルミニウ
ムとシリコンの合金でも良く、さらにはチタン、もしく
はチタン酸化物等の他の金属薄膜でも差支えない。
また前述した酸性溶液は、硫酸：過酸化水素水−５：１
の体積比に限定する必要なく、さらに前記酸性溶液は塩
酸（ＨＣＲ）と過酸化水素水の混合溶液でもよい。
の体積比に限定する必要なく、さらに前記酸性溶液は塩
酸（ＨＣＲ）と過酸化水素水の混合溶液でもよい。
そして第２図は、本発明と従来技術の製造方法によって
各々形成したＭＯＳＦＥＴによる１メガビツトの記憶容
量を持つダイナミックＲＡＭ（Ｄ ＲＡ Ｍ ： Ｄｙ
ｎａｓｌｃ Ｒａｎｄｏｍ ａｃｃｅｓｓ ａ＋ｅｍｏ
ｒｙ）を製造し、同一のバーンイン（ｂｕｒｎ−ｉｎ）
条件でエージング試験を行って得た全ビットの平均保持
時間のそれぞれの特性を比較して示すものである。
各々形成したＭＯＳＦＥＴによる１メガビツトの記憶容
量を持つダイナミックＲＡＭ（Ｄ ＲＡ Ｍ ： Ｄｙ
ｎａｓｌｃ Ｒａｎｄｏｍ ａｃｃｅｓｓ ａ＋ｅｍｏ
ｒｙ）を製造し、同一のバーンイン（ｂｕｒｎ−ｉｎ）
条件でエージング試験を行って得た全ビットの平均保持
時間のそれぞれの特性を比較して示すものである。
すなわちそのバーンインは雰囲気温度１５０℃として各
ＭＯＳＦＥＴを動作電圧７ｖでエージング動作させてい
る。そのＭＯＳＦＥＴから８５℃におけるビットの保持
時間を１測定点当り各１００個のサンプルを取り、その
平均値を各々の保持時間とした。この測定をエージング
動作させたまま２００時間ごとに行い、そして本発明を
（ａ）および従来技術を（ｂ）で、その測定の結果をプ
ロットしている。
ＭＯＳＦＥＴを動作電圧７ｖでエージング動作させてい
る。そのＭＯＳＦＥＴから８５℃におけるビットの保持
時間を１測定点当り各１００個のサンプルを取り、その
平均値を各々の保持時間とした。この測定をエージング
動作させたまま２００時間ごとに行い、そして本発明を
（ａ）および従来技術を（ｂ）で、その測定の結果をプ
ロットしている。
従って、本発明によるＭＯＳＦＥＴは従来技術のものに
比べると、平均保持間の変動が非常に少なく且つエージ
ング時間の半ば以降では平均保持時間が従来技術による
ＭＯＳＦＥＴの２倍に近い値を示している。
比べると、平均保持間の変動が非常に少なく且つエージ
ング時間の半ば以降では平均保持時間が従来技術による
ＭＯＳＦＥＴの２倍に近い値を示している。
以上、この実施例を説明したが本発明はこのような実施
例に限定されるものではなく、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能であることは勿論
である。
例に限定されるものではなく、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能であることは勿論
である。
［発明の効果］
以上記述したように本発明によれば、半導体基板上に集
積回路素子を形成する製造工程の中に酸性溶液内で有機
物被膜材および金属を含む薄膜を同時に除去する工程を
採用したため、集積回路素子にダメージをあたえるアッ
シング装置による処理を用いなくとも、前記有機物被膜
材および金属を含む薄膜を前記半導体基板上に残渣もな
く完全に除去することができる。
積回路素子を形成する製造工程の中に酸性溶液内で有機
物被膜材および金属を含む薄膜を同時に除去する工程を
採用したため、集積回路素子にダメージをあたえるアッ
シング装置による処理を用いなくとも、前記有機物被膜
材および金属を含む薄膜を前記半導体基板上に残渣もな
く完全に除去することができる。
従って本発明の製造方法は、半導体装置の特性を安定化
することができ、その半導体装置の品質および信頼性も
向上することができる。
することができ、その半導体装置の品質および信頼性も
向上することができる。
ゑ
第１図（ａ）技工（ｆ）は本発明の一実施例としてのＭ
ＯＳＦＥＴの製造工程を示す半導体基板の断面図、第２
図はそのＭＯＳＦＥＴのバーンインにおける平均保持時
間の特性図、第３図（ａ）技工（ｆ）は従来技術による
ＭＯＳＦＥＴの製造工程を示す半導体基板の断面図、第
４図は従来技術によるＭＯＳＦＥＴのＣ−を緩和時間の
特性図である。 １・・・半導体基板、４ａ・・・半導体層、５・・・有
機物被膜材、７・・・金属を含む薄膜（金属薄膜）。
ＯＳＦＥＴの製造工程を示す半導体基板の断面図、第２
図はそのＭＯＳＦＥＴのバーンインにおける平均保持時
間の特性図、第３図（ａ）技工（ｆ）は従来技術による
ＭＯＳＦＥＴの製造工程を示す半導体基板の断面図、第
４図は従来技術によるＭＯＳＦＥＴのＣ−を緩和時間の
特性図である。 １・・・半導体基板、４ａ・・・半導体層、５・・・有
機物被膜材、７・・・金属を含む薄膜（金属薄膜）。
Claims (2)
- （１）半導体基板上に集積回路素子を形成するために堆
積された半導体層の上に所定の金属を含む薄膜を形成す
る工程と、前記薄膜上に有機物被膜材のマスクを形成す
る工程と、前記有機物被膜をマスクとして前記半導体層
上に選択的な加工を行う工程と、前記有機物被膜材およ
び薄膜を同時に酸性溶液内で除去する工程とを具備する
ことを特徴とする半導体集積回路装置の製造方法。 - （２）前記薄膜は前記酸性溶液により溶解および前記半
導体層から剥離する金属を含むことを特徴とする請求項
（１）記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17608389A JPH0340419A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17608389A JPH0340419A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340419A true JPH0340419A (ja) | 1991-02-21 |
Family
ID=16007424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17608389A Pending JPH0340419A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311904A (ja) * | 2005-05-06 | 2006-11-16 | Aiwa Raito:Kk | 遊技盤 |
| JP2009112844A (ja) * | 2009-02-25 | 2009-05-28 | Toyomaru Industry Co Ltd | 遊技機 |
-
1989
- 1989-07-07 JP JP17608389A patent/JPH0340419A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311904A (ja) * | 2005-05-06 | 2006-11-16 | Aiwa Raito:Kk | 遊技盤 |
| JP2009112844A (ja) * | 2009-02-25 | 2009-05-28 | Toyomaru Industry Co Ltd | 遊技機 |
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