JPS61220451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61220451A JPS61220451A JP60062322A JP6232285A JPS61220451A JP S61220451 A JPS61220451 A JP S61220451A JP 60062322 A JP60062322 A JP 60062322A JP 6232285 A JP6232285 A JP 6232285A JP S61220451 A JPS61220451 A JP S61220451A
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- JP
- Japan
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- film
- thin film
- gate oxide
- oxide film
- substrate
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えば半導体集積素子あるいは半導体記憶
素子等の半導体基板上にゲート酸化膜が形成される半導
体装置の製造方法に関する。
素子等の半導体基板上にゲート酸化膜が形成される半導
体装置の製造方法に関する。
［発明の技術的背景コ
従来、例えばｄ ＲＡＭ（ｄｙｎａｍｉｃＲＡＭ）に
おいてキャパシタを形成するには、まず半導体基板の表
面に酸化炉中にて薄いゲート酸化膜を成長させる。次に
、このゲート酸化膜を露出させたままの状態でフォトリ
ソグラフィやイオン注入を行ない基板内に金属による拡
散層を形成し、そしてレジスト膜の剥離および基板表面
のＲＣＡ洗浄等を行なった後、上記ゲート酸化膜上に電
極材料となるポリシリコン導電層を被着形成してキャパ
シタを形成する。
おいてキャパシタを形成するには、まず半導体基板の表
面に酸化炉中にて薄いゲート酸化膜を成長させる。次に
、このゲート酸化膜を露出させたままの状態でフォトリ
ソグラフィやイオン注入を行ない基板内に金属による拡
散層を形成し、そしてレジスト膜の剥離および基板表面
のＲＣＡ洗浄等を行なった後、上記ゲート酸化膜上に電
極材料となるポリシリコン導電層を被着形成してキャパ
シタを形成する。
［背景技術の問題点コ
しかしながら上記のような半導体装置の製造工程では、
最も清浄度が必要とされるゲート酸化膜が長時間に渡っ
て例えばＮａ、に等のイオンを含む大気中ｃ６らされる
ばかりか、フォトエツチングまたはレジスト剥離工程や
イオン注入等により金属汚染にざらされるため、たとえ
電極材料を被着させる以前に、基板表面に対して化学的
なＲＣＡ洗浄を施したとしても、上記汚染は充分に取除
くことができない。このため、上記ゲート酸化膿自体の
膜質を如何に向上させたとしても、その膜質を維持する ことが困難なため、例えばゲート酸化膜が上記汚染にざ
らされる度合いが多ければ多い程、素子形成後の耐圧特
性が劣化する等の問題が生じる。
最も清浄度が必要とされるゲート酸化膜が長時間に渡っ
て例えばＮａ、に等のイオンを含む大気中ｃ６らされる
ばかりか、フォトエツチングまたはレジスト剥離工程や
イオン注入等により金属汚染にざらされるため、たとえ
電極材料を被着させる以前に、基板表面に対して化学的
なＲＣＡ洗浄を施したとしても、上記汚染は充分に取除
くことができない。このため、上記ゲート酸化膿自体の
膜質を如何に向上させたとしても、その膜質を維持する ことが困難なため、例えばゲート酸化膜が上記汚染にざ
らされる度合いが多ければ多い程、素子形成後の耐圧特
性が劣化する等の問題が生じる。
［発明の目的］
この発明は上記のような問題点に鑑みなされたもので、
ゲート酸化膜形成慢の半導体基板面に対してフォトエツ
チング、イオン注入、レジスト剥離あるいは洗浄等の各
処理を施した場合でも、上記ゲート酸化膜の膜質低下を
招くこなく、素子特性の劣化を防止することが可能とな
る半導体装置の製造方法を提供することを目的とする。
ゲート酸化膜形成慢の半導体基板面に対してフォトエツ
チング、イオン注入、レジスト剥離あるいは洗浄等の各
処理を施した場合でも、上記ゲート酸化膜の膜質低下を
招くこなく、素子特性の劣化を防止することが可能とな
る半導体装置の製造方法を提供することを目的とする。
［発明の概要］
すなわちこの発明に係わる半導体装置の製造方法は、半
導体基板の表面にゲート酸化膜を形成した直後に、予め
その表面に次工程の妨げとならない程度の膜厚のポリシ
リコンの薄膜を形成し、そして必要な種々の工程を行な
った後、上記ポリシリコン薄膜の表面に所定の膜厚でポ
リシリコン導電層を形成し、上記種々の工程による汚染
を上記ポリシリコシ薄膜にてくい止めゲート酸化膜の膜
質低下を防ぐようにしたものである。
導体基板の表面にゲート酸化膜を形成した直後に、予め
その表面に次工程の妨げとならない程度の膜厚のポリシ
リコンの薄膜を形成し、そして必要な種々の工程を行な
った後、上記ポリシリコン薄膜の表面に所定の膜厚でポ
リシリコン導電層を形成し、上記種々の工程による汚染
を上記ポリシリコシ薄膜にてくい止めゲート酸化膜の膜
質低下を防ぐようにしたものである。
［発明の実施例］
以下図面によりこの発明の一実施例を説明する。
第１図（Ａ＞乃至（Ｄ）はそれぞれその半導体装置の製
造工程を示すもので、まず同図（Ａ）に示すようなシリ
コン半導体基板１１を、清浄な酸素雰囲気中にて酸化し
、その表面に同図（Ｂ）に示すようにゲート酸化膜１２
を形成する。このゲート酸化膜１２は、外部からの汚染
に対して極めて敏感であるため、第１図（Ｃ）に示すよ
うに、その形成直後の表面に電極材料であるポリシリコ
ンの薄膜１３を被覆形成する。この場合、上記ポリシリ
コン薄１１１３の膜厚を厚くすると、次工程において反
転防止イオン注入層、チャネルイオン注入層またはソー
ス、ドレイン層を形成する際に、大きなイオンの加速電
圧が必要となるもので、例えば膜厚１００人のゲート酸
化膜１２上から直接Ａｓイオンを注入する方式に対して
、上記ポリシリコン薄膜１３を５００人の膜厚で形成し
た後にイオン注入を施し、上記と同等の注入層を得るに
は、加速電圧Ｖａｃｃ −１７０〜１８０ｋｅＶが必要
となる。ここで、現状のイオン注入装置の加速電圧の限
界は２００ｋｅＶであることから、上記ポリシリコン薄
膜１３の膜厚は１０００Å以下ということになる。
造工程を示すもので、まず同図（Ａ）に示すようなシリ
コン半導体基板１１を、清浄な酸素雰囲気中にて酸化し
、その表面に同図（Ｂ）に示すようにゲート酸化膜１２
を形成する。このゲート酸化膜１２は、外部からの汚染
に対して極めて敏感であるため、第１図（Ｃ）に示すよ
うに、その形成直後の表面に電極材料であるポリシリコ
ンの薄膜１３を被覆形成する。この場合、上記ポリシリ
コン薄１１１３の膜厚を厚くすると、次工程において反
転防止イオン注入層、チャネルイオン注入層またはソー
ス、ドレイン層を形成する際に、大きなイオンの加速電
圧が必要となるもので、例えば膜厚１００人のゲート酸
化膜１２上から直接Ａｓイオンを注入する方式に対して
、上記ポリシリコン薄膜１３を５００人の膜厚で形成し
た後にイオン注入を施し、上記と同等の注入層を得るに
は、加速電圧Ｖａｃｃ −１７０〜１８０ｋｅＶが必要
となる。ここで、現状のイオン注入装置の加速電圧の限
界は２００ｋｅＶであることから、上記ポリシリコン薄
膜１３の膜厚は１０００Å以下ということになる。
この後、フォトエツチング工程を経て上記ポリシリコン
薄膜１３上から半導体基板１１に対して例えばＡＳイオ
ンの注入を行ない、ＡＳイオン注入層１４を形成する。
薄膜１３上から半導体基板１１に対して例えばＡＳイオ
ンの注入を行ない、ＡＳイオン注入層１４を形成する。
この後、上記フォトエツチングのマスクとして形成した
レジスト膜（図示せず）を剥離し基板洗浄を行なう。こ
の場合、上記フォトエツチング、イオン注入、レジスト
剥離および基板洗浄による金属汚染あるいは大気接触に
よる汚染等は、上記ポリシリコン薄膜１３によりその殆
んどがブロックされるよ゛うになり、汚染に敏感な上記
ゲート酸化膜１２に悪影響を及ぼすことはない。そして
この後、本来電極として必要とされるポリシリコン導電
層１５を、上記ポリシリコン薄１１！１３の表面にその
膜厚との兼合いで決定される所定の膜厚にて重合形成す
る。
レジスト膜（図示せず）を剥離し基板洗浄を行なう。こ
の場合、上記フォトエツチング、イオン注入、レジスト
剥離および基板洗浄による金属汚染あるいは大気接触に
よる汚染等は、上記ポリシリコン薄膜１３によりその殆
んどがブロックされるよ゛うになり、汚染に敏感な上記
ゲート酸化膜１２に悪影響を及ぼすことはない。そして
この後、本来電極として必要とされるポリシリコン導電
層１５を、上記ポリシリコン薄１１！１３の表面にその
膜厚との兼合いで決定される所定の膜厚にて重合形成す
る。
すなわちこのような製造工程においては、ゲート酸化ｖ
Ａ１２はその形成後直ちにポリシリコン薄１１１３によ
り被覆されるので、以模の工程でのフォトレジストから
の汚染およびイオン注入時における金属汚染からも保護
されるようになる。これにより、上記ゲート酸化膜１２
は、その膜質が常に形成時と同様の品質に保たれるよう
になる。第２図（Ａ）および（Ｂ）はそれぞれ１２０人
のゲート酸化膜に対し直接種々の処理を施す従来の製造
方法と、ポリシリコン薄ｗＡ１３により被覆をした後に
上記処理を施す本発明による製造方法とを用いた場合の
半導体素子の耐圧分布特性を比較して示すものである。
Ａ１２はその形成後直ちにポリシリコン薄１１１３によ
り被覆されるので、以模の工程でのフォトレジストから
の汚染およびイオン注入時における金属汚染からも保護
されるようになる。これにより、上記ゲート酸化膜１２
は、その膜質が常に形成時と同様の品質に保たれるよう
になる。第２図（Ａ）および（Ｂ）はそれぞれ１２０人
のゲート酸化膜に対し直接種々の処理を施す従来の製造
方法と、ポリシリコン薄ｗＡ１３により被覆をした後に
上記処理を施す本発明による製造方法とを用いた場合の
半導体素子の耐圧分布特性を比較して示すものである。
ここで、第２図（Ａ＞における従来方法により製造され
た素子の場合には、まず電界が１ＭＶ／ＣＭ以下にて初
期不良が見られ、その後電界が大きくなるに連れ不良率
は徐々に増加し、８．５ＭＶ／ＣＭにおいて全て破壊に
至っている。一方、第２図（Ｂ）おける本発明方法によ
り製造された素子の場合には、まず初期不良が殆んどな
いと共に、電界が８ＭＶ／ＣＭに達するまで不良率の増
加も殆んどなく、８．５ＭＶ／ＣＭから急激に破壊に至
る。したがって、本発明方法を適用することにより、極
めて欠陥の少ないゲート酸化膜にて素子を形成すること
が可能となり、このゲート酸化膜を用いる半導体製品の
歩留りおよび信頼性の向上が達成出来る。
た素子の場合には、まず電界が１ＭＶ／ＣＭ以下にて初
期不良が見られ、その後電界が大きくなるに連れ不良率
は徐々に増加し、８．５ＭＶ／ＣＭにおいて全て破壊に
至っている。一方、第２図（Ｂ）おける本発明方法によ
り製造された素子の場合には、まず初期不良が殆んどな
いと共に、電界が８ＭＶ／ＣＭに達するまで不良率の増
加も殆んどなく、８．５ＭＶ／ＣＭから急激に破壊に至
る。したがって、本発明方法を適用することにより、極
めて欠陥の少ないゲート酸化膜にて素子を形成すること
が可能となり、このゲート酸化膜を用いる半導体製品の
歩留りおよび信頼性の向上が達成出来る。
［発明の効果］
以上のようにこの発明によれば、半導体基板の表面にゲ
ート酸化膜を形成した直後に、予めその表面に次工程の
妨げとならない程度の膜厚のポリシリコンの薄膜を形成
し、そして必要な種々の工程を行なった後、上記ポリシ
リコン薄膜の表面にことなく、素子特性の劣化を防止す
ることが可能となる。
ート酸化膜を形成した直後に、予めその表面に次工程の
妨げとならない程度の膜厚のポリシリコンの薄膜を形成
し、そして必要な種々の工程を行なった後、上記ポリシ
リコン薄膜の表面にことなく、素子特性の劣化を防止す
ることが可能となる。
第１図（Ａ）乃至（Ｄ）はそれぞれこの発明の一実施例
に係わる半導体装置の製造工程を示す断面構成図、第２
図（Ａ）および（Ｂ）はそれぞれ従来の製造方法と本発
明による製造方法とによる素子の耐圧分布特性を比較し
て示す図である。 １１・・・半導体基板、１２・・・ゲート酸化膜、１３
・・・ポリシリコン薄膜、１４・・・イオン注入層、１
５・・・ポリシリコン導電層。 出願人代理人 弁理士 静圧武彦 第１図 （Ａ） （Ｂ） 第２図 （Ａ） 電界（ＭＶ／ＣＭ）
に係わる半導体装置の製造工程を示す断面構成図、第２
図（Ａ）および（Ｂ）はそれぞれ従来の製造方法と本発
明による製造方法とによる素子の耐圧分布特性を比較し
て示す図である。 １１・・・半導体基板、１２・・・ゲート酸化膜、１３
・・・ポリシリコン薄膜、１４・・・イオン注入層、１
５・・・ポリシリコン導電層。 出願人代理人 弁理士 静圧武彦 第１図 （Ａ） （Ｂ） 第２図 （Ａ） 電界（ＭＶ／ＣＭ）
Claims (1)
- 半導体基板の表面にゲート酸化膜を形成する手段と、こ
の後直ちに上記ゲート酸化膜の表面にポリシリコンの薄
膜を形成する手段と、このポリシリコン薄膜により表面
が被われた半導体基板に対してフォトエッチング、イオ
ン注入、レジスト剥離あるいはウェハ洗浄の何れか１つ
以上の処理を施す手段と、そして上記ポリシリコン薄膜
の表面に所定の膜厚でポリシリコン導電膜を形成する手
段とを具備したことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062322A JPS61220451A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062322A JPS61220451A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220451A true JPS61220451A (ja) | 1986-09-30 |
| JPH0329293B2 JPH0329293B2 (ja) | 1991-04-23 |
Family
ID=13196787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062322A Granted JPS61220451A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445058B1 (ko) * | 1997-06-30 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체장치의게이트산화막형성방법 |
| WO2013008605A1 (ja) | 2011-07-11 | 2013-01-17 | 栗田工業株式会社 | メタルゲート半導体の洗浄方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4858778A (ja) * | 1971-11-22 | 1973-08-17 | ||
| JPS59175767A (ja) * | 1983-03-25 | 1984-10-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59195859A (ja) * | 1983-04-21 | 1984-11-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-03-27 JP JP60062322A patent/JPS61220451A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4858778A (ja) * | 1971-11-22 | 1973-08-17 | ||
| JPS59175767A (ja) * | 1983-03-25 | 1984-10-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59195859A (ja) * | 1983-04-21 | 1984-11-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445058B1 (ko) * | 1997-06-30 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체장치의게이트산화막형성방법 |
| WO2013008605A1 (ja) | 2011-07-11 | 2013-01-17 | 栗田工業株式会社 | メタルゲート半導体の洗浄方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329293B2 (ja) | 1991-04-23 |
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