JPH0340517A - パワーデバイスの駆動・保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電圧制御形パワーデバイスを出力素子として
用いるパワーＩＣモジュール等のバフ−デバイス回路に
関し、特にそのパワーデバイスの駆動回路において過電
流及び短絡の保護機能を持つパワーデバイスの駆動・保
護回路に関するものである。

〔従来の技術〕

従来、パワーデバイス回路にかいて用いられている電圧
制御形パワーデバイスの駆動・過電流保護回路の一例を
第３図に示して説明する。第３図において、１はマイク
ロコンピュータ（以下マイコンと略称する）、２は駆動
（ドライバー）回路、３は電流検出内蔵の電圧制御形パ
ワーデバイスとしてのＩＧＢＴであシ、そのエミッタＥ
は接地され、フレフタＣが誘導性負荷６に接続されてい
る。そして、このＩＧＢＴ３を駆動する駆動回路２には
マイコン１よシ入力信号ｖｒＮが入力され、ゲート抵抗
４を介してＩＧＢＴ３のゲートＧに接続されている。噴
た駆動回路２はそのゲートＧに逆バイアスを印加するた
め＋ＶＣＣと−ＶＸＸの２電源が供給されている。また
、ＩＧＢＴ３のセンスＳとエミッタＥの間に接続された
センス抵抗５にょ１ＧＢＴ３のコレクタ電流ＩＣをモニ
ターし、その電圧と基準電圧源７０基準電圧Ｖｒｅｆｌ
を比較器８で比較することによシ、過電流の検出を行な
い、過電流状態になると異常信号Ｖν０をマイコン１に
出力するものとなっている。

次に動作について第４ＴＩＡのタイミングチャートを参
照して説明する。なか、第４図にかいて太い矢印で示す
符号Ｉの部分は通常時の波形を示し、同じく符号■の部
分は過電流時の波形を、符号■の部分は短絡時の波形を
それぞれ示している。

筐ず通常の状態（符号Ｉの部分）では、マイコン１より
の第４図（ｄ）に示す入力信号ＶＩＮに対応して、駆動
回路２の出力であるゲート印加電圧ｖＧｘは、−ｖ■か
ら＋ＶＣＣの電源レベルとなる（第４図（ｂ））。

このため、ＩＧＢＴ３はオン状態とｉｂ１コレクタ電流
Ｉａが流れる（第４図（耐）。そしてコレクタ電流Ｉｃ
が増加し、過電流検出レベルを越えた過電流状態（符号
■の部分）では、コレクタ電流Ｉｃが過電流検出レベル
２１を越えると、比較器８からマイコン１に異常信号ｖ
ｙｏが出力される（第４図（Ｃ））。すると、マイコン
１はその異常信号に基づき処理を行々つた後、入力信号
ＶＩＮを「Ｈ」レベルからｒＬＪレベルとする（第４図
（ｄ））。そのため、駆動回路２はその出力を−ｖｎの
電源レベルとし、ＩＧＢＴ３のゲートＧを逆バイアスす
ることによってＩＧＢＴ３をオフとし、コレクタ電流Ｉ
ｃを遮断する。また、符号ｓＨで示す短絡時に短絡電流
が流れた状態（符号■の部分）でも、その電流が過電流
検出レベル２１を越えるため、過電流状態と同様の動作
によりコレクタ電流Ｉｃを遮断し、保護を行なうことが
できる。

〔発明が解決しようとする課題〕

しかし、従来の電圧制御形パワーデバイスの駆動・過電
流保護回路は、以上のように構成されているので、過電
流が発生し、パワーデバイスの保護のためにゲート印加
電圧を下げるためにマイコンによる信号処理が必要であ
った。筐た、マイコンのソフトウェアによるために計算
時間や異常信号のサンプリング時間が必要なため、入力
信号にフィードバックをかけるのに時間がかかる。この
ためパワーデバイスに短絡が生じた場合、フィードバッ
クがかかる１で、パワーデバイスが破壊し碌い短絡耐量
のあるデバイスを使用しなければ々らず・スイッチング
スピードｐ　Ｗａｘ（ｍａｔ）等の特性を悪くした状態
で使用していた。また、パワーデバイスをブリッジ構成
に接続した場合、オフ状態のデバイスにｄマ／ｄｔが印
加されゲート電圧が上昇し、誤動作するのを防止するた
めに、オフ時にゲートを逆バイアスする必要がある。こ
のため、駆動回路を２電源で使用するか、あるいは１電
源で、逆バイアス用のダイオード回路やレギュレータ回
路を使用する必要があった。

本発明は上記のような問題点を解消するためになされた
もので、ＩＧＥＴなどのパワーデバイスの短絡耐量に関
係なく、スイッチングスピードとＶＣＩ（ｓａｔ）等の
特性の良い状態のデバイスを使用するための、過電流保
護・短絡保護回路を得るとともに、１電源で、逆バイア
スをし危いでｄマ／ｄｔによるゲート電圧の誤動作をし
ない駆動回路を得ることを目的とする。

〔課題を解決するための手段〕

本発明に係る電圧制御形パワーデバイスの駆動・過電流
及び短絡保護回路は、短絡が発生すると同時に、そのバ
ク−デバイスのゲート印加電圧を低下させてそのコレク
タ電流を低下させる動作を入力パルス毎に行なうととも
に、過電流保護は、過電流発生から誘導性負荷々どの場
合のフリーホイールダイオードのりカバリ−電流を考慮
し、あるデイレイ時間後に直接駆動回路の遮断を行なう
。

筐た、その駆動回路のオフ時に、ＩＧＢＴ等のパワーデ
バイスのゲートとエミッタ間を低インピーダンスでショ
ートしたものである。

〔作用〕

本発明に係る短絡保護回路は、短絡が発生すると同時に
ゲート印加電圧を低下させ、コレクタ電流を低下させる
ことができるので、ＩＧＢＴ等のパワーデバイスの短絡
耐量にあわせて短絡とする検出値を設定でき、スイッチ
ングタイムｒ　Ｖ（Ｊ（ｓａｔ）を最良にしたデバイス
を自由に使用できる。また過電流保護回路も、フリーホ
イールのりカバリ−電流分を除くためのデイレイ時間を
設けるだけで、直接駆動回路を遮断するため、高速動作
が可能となる。しかもマイコンによる信号処理は不要で
、異常信号による状態検出のマイコンは行なうだけとな
り１マイコンの負荷が軽くなる。また、ＩＧＢＴ等のバ
ク−デバイスのオフ時に、ゲートとエミッタ間を低イン
ピーダンスでシュートすることにより、ｄマ／ａｔによ
るゲート誤動作を防止できるとともに、逆バイアス回路
が不要となう、１電源で、すべての駆動保護回路を動作
させることが可能となる。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明によるパワーデバイスの駆動・保護回路
の一実施例を示すブロック構成図である。

第１図において、マイコン１よりの入力信号ｖＩ）１は
、パルス０バイ・パルス形のラッチ回路１０を経て駆動
回路２εタ一ンオフ回路１１に入力されると共に、駆動
回路２からゲート抵抗４を介してＩＧＢＴ３のゲートＧ
に接続される。そして入力信号のオフ時には、ターンオ
フ回路１１により　ＩＧＢＴ３のゲートＧを低インピー
ダンスでグランド（ＩＧＢＴ３のエミッタ電位）にショ
ートするように接続されている。また、ＩＧＢＴ３のセ
ンスＳεエミッタＥの間に接続されたセンス抵抗５によ
り１１ＧＢＴ３のコレクタ電流Ｉｃをモニターし、短絡
検出は基準電圧源１２の基準電圧ｖｒａｎと・過電流検
出は基準電圧源Ｔの基準電圧Ｖ、。ｆｌ　（＜Ｖｒａｆ
ｚ）と電圧比較をそれぞれ比較器１３．比較器８で行な
う。さらに、短絡保護用の比較器１３の出力は、入力信
号ｖＩＮが入力されるパルス・バイ・パルス形ラッチ回
路１４に入力され、短絡が発生するとその入力信号のオ
ン状態中、駆動回路２の出力電圧をゲート抵抗４と４亀
で抵抗分割して、ＴＧＢＴ３のゲートに印加するように
接続されている。筐た、過電流保護用の比較器８の出力
は、誘導性負荷６側のフリーホイールダイオード（図示
せず）によるリカバリー電流分を除くべく予め決められ
たデイレイ時間ｔｄのデイレイ回路９を介して、マイコ
ン１に異常信号を出力するとともに、駆動回路２の出力
を遮断するためパルス・バイ・パルス形スイッチ回路１
０に入力されている。＆Ｔｈ、図中同一符号は同一また
は和蟲部分を示している。

次に上記実施例構成の動作について、第２図のタイミン
グチャートを参照して説明する。１ず通常の動作（符号
Ｉの部分）では、マイコン１よりの第２図（ｄ）に示す
入力信号ｖＩＮに対応して、駆動回路２の出力であるゲ
ート印加電圧ＶＧＩが＋ｖ０゜の電源レベルになシ（第
２図（ｂ））、ＩＧＢＴ３はオンしてコレクタ電流Ｉｃ
が流れる（第２図（＆））。

そしてコレクタ電流Ｉｃが増加して過電流検出レベル２
１をこえると（符号■の部分）、過電流保護回路を構成
する比較器８の出力信号は、そのデイレイ回路９のデイ
レイ時間ｔｄだけ遅れて、ラッチ回路１０を経て駆動回
路２を遮断し、その出力のゲート印加電圧ＶＧＩを「０
」■とし、同時に異常信号ＶＦＯをマイコン１に出力す
る。そのため、マイコン１は異常信号の発生を検知する
だけでよく、入力信号がｒＬＪレベルになると、パルス
・バイ・パルス形ラッチ回路１０によシ自動的に異常状
態のラッチはリセットされる。

また、符号ＳＨで示す短絡時に短絡電流が流れた場合（
符号■の部分）は、そのコレクタ電流Ｉｃが短絡検出レ
ベル２２を越えると同時に、短絡保護回路を構成する比
較器１３の出力がパルス・バイ・パルス形ラッチ回路１
４に入力される。これにより１ゲート印加電圧ＶＣＣが
ＶＣＣ電源レベルからゲート抵抗４及び４ａの抵抗分割
によシ低下しく第２図（ｂ））、そのラッチ回路１４に
よって入力信号がｒＨＪレベルの間はラッチする。そし
て上記短絡保護回路が働き、コレクタ電流ＩＣは減少す
るが、この時の電流値を過電流検出レベル２１以上とす
ると、上記過電流状態と同様にｒｔｃｔＪの時間遅れの
後、ＩＧＢＴ３のゲートを遮断し、異常信号を出力する
（第２図（Ｃ））。

また、駆動回路２とターンオフ回路１１のタイミングは
、その駆動回路２の出力がｒＬＪレベルからｒｌ（Ｊレ
ベルとなる直前に、ターンオフ回路１１はＩＧＢＴ３の
ゲート・エミッタ間を高インピーダンスにし、「Ｈ」レ
ベルからｒＬＪレベルにＺつた直後に、ゲート・エミッ
タ間を低インビーダンスにする。これによ、り、ＩＧＢ
Ｔ３がオフ状態では、ターンオフ回路１１によ、９ＩＧ
ＢＴ３のゲート・エミッタが低インピーダンスにショー
トされる。そのため、ＩＧＢＴをブリッジ構成とした場
合に発生するｄマ／ｄｔに伴ｉうゲート電圧変動による
誤動作を防止することができる。

なか、上記実施例では、パワーデバイスとして電流検出
内蔵ＩＧＢＴについて述べたが、電圧制御形のパワーデ
バイスであれば、ＭＯＳＦＥＴ等であってもよく、また
電流検出内蔵のデバイスでなくても、他の方法によりコ
レクタ電流をモニターし、電源を電圧に変換するセンサ
を用いれば、上記実施例と同様の効果を奏する。

また、短絡保護回路が動作した時、上記実施例ではコレ
クタ電流が過電流検出レベル以上である場合について述
べたが、コレクタ電流が過電流検出レベル以下になつ見
場台ご、短絡保護回路出力（パルス・バイ・パルス形ラ
ッチ回路１４の出力）を過電流検出用基準電圧源７にフ
ィードバックし、短絡が発生した場合の過電流検出レベ
ルを下げれば上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように本発明によれば、駆動回路においてパワー
デバイスのオフ状態時にゲート・エミッタを低インピー
ダンスにしたことにより、逆バイアスが不要になり１１
電源化を実現できるとともに、短絡保護回路と過電流保
護回路の組合せにより１パワーデバイスの短絡耐量を考
慮することなしに使用できる。また、マイコン等の外部
フィードバックを必要とせずに保護を行なうので、高速
動作が可能と々シ、安価な回路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるパワーデバイスの駆動
・保護回路のブロック構成図、第２図はその実施例の動
作説明に供するタイミングチャート、第３図は従来例に
よる駆動・過電流保護回路のブロック構成図、第４図は
そのタイミングチャートである。 ２・Ｏ・◆駆動回路、３・・・・ＩＧＢＴ、　４　。 ４＆　・・−・ゲート抵抗、５・・・・センス抵抗、６
・・・・誘導性負荷、Ｔ、１２・・・・基準電圧源、８
・・・・過電流保護用比較器、９−・・・デイレイ回路
、１０，１４・・・・ラッチ回路、１１・・−・ターン
オフ回路、１３・−・・短絡保護用比較器。

Claims (1)

【特許請求の範囲】
1. 電圧制御形パワーデバイスの駆動回路において、上記パ
   ワーデバイスがオフ時にそのデバイスのゲートとエミッ
   タ間を低インピーダンスとするターンオフ回路と、上記
   パワーデバイスの電流センサよりの信号を第１の基準電
   圧と比較し、その出力を遅延回路を通して上記駆動回路
   に帰還する過電流保護回路と、上記電流センサよりの信
   号を第２の基準電圧と比較し、その出力により上記駆動
   回路の出力を低下させて上記パワーデバイスのゲートに
   印加する短絡保護回路を備えたことを特徴とするパワー
   デバイスの駆動・保護回路。