JPH0340520A - 論理アレイ回路 - Google Patents

論理アレイ回路

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JPH0340520A
JPH0340520A JP2008525A JP852590A JPH0340520A JP H0340520 A JPH0340520 A JP H0340520A JP 2008525 A JP2008525 A JP 2008525A JP 852590 A JP852590 A JP 852590A JP H0340520 A JPH0340520 A JP H0340520A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、プログラマブル即ち書込み可能な論理論理（
ＰＬＤ）に関するものであって、更に詳細には、複数個
の頁を有しており単一の頁又は選択した一組の頁が任意
の時間に選択される新規なＰＬＤ論理アーキテクチャに
関するものである。
従来技術 書込み可能論理論理は従来公知であり、第１図に示した
如く、典型的には、入力リード４−１乃至４−６上でＬ
複数個の入力信号を受取り且つ該入力信号の選択しだも
のに関して論理ＡＮＤ処理を実行することにより複数個
の積項を供給するＡＮＤアレイ２を有している。ＰＬＤ
は、例えば、バイポーラ、ＭＯＳ、ＣＭＯ３及びガリウ
ム砒素などの任意の所望の半導体技術を使用して製造す
ることが可能である。第１図に示した如く、ＡＮＤアレ
イ２内の各ＡＮＤゲート２−１乃至２−Ｊは、Ｌ入カリ
ードＡＮＤゲートであり、且つヒユーズ−論理などのよ
うな相互接続手段を使用して、与えられたＡＮＤゲート
の入力リードの所望のものを入力リード４−１乃至４−
Ｌの所望のものへ接続させる。簡単化のために、単一の
入力ラインのみが各ＡＮＤゲート２−１乃至２−Ｊに対
して示されており、且つＸは与えられたＡＮＤゲートの
入力リードと入力リード４−１乃至４−Ｌとの間の低イ
ンピーダンス接続を表わすために示されている。入力リ
ード４−２とＡＮＤゲート２−１の入力リードとの間の
低インピーダンス接続を与えるヒユーズ論理の一例が、
フローティングベースＮＰＮ）ランジスタフ−１として
示されている。
ＡＮＤゲート２−１乃至２−Ｊの出力リード５−１乃至
５−Ｊ上で得られる積項は、それぞれ、ＯＲアレイ３内
のＯＲゲート３−１乃至３−にの所望の入力リードへの
接続を与えている。３１１１図に示した如く、各ＯＲゲ
ート３−１乃至３−には、Ｊ入力リード４置である。し
かしながら、簡単化のために、各ＯＲゲート３−１乃至
３−Ｋに対して単一の入力ラインのみが示されている。
この場合においても、Ｘは、与えられたＯＲゲートの１
個の入力リードと積項出力ライン５−１乃至５−Ｊとの
間の低インピーダンス接続を表わしている。
各ＯＲゲート３−１乃至３−には、そのＯＲゲートの入
力リードへ接続されている積項の加算処理の結果として
の出力信号を与えるために、それぞれ、出力リードロー
１乃至５−Ｋを有している。
あるＰＬＤにおいては、ＡＮＤアレイ及びＯＲアレイの
一方又は両方がユーザが書込み可能なものであり、従っ
てＰＬＤをプログラム即ち書込む上で広範な柔軟性を与
えることを可能としている。
書込み可能論理アレイ（ＰＬＡ）は従来公知であり、且
つ多様なＰＬＡ回路が、例えば、米国特許第４，５０６
，１７３号、第４，６１７，６４９号、第４，１２４，
８９９号、第４，７０３゜２０６号、第３，８４９，６
３８号、第４，４２２．０７２号、第４，２９３，７８
３号に記載されている。
ＰＬＤの寸法が増大すると、電力消費及び寄生容量が増
加する。従って、ＰＬＤの寸法が増大する場合にその性
能を向上させるために、ＰＬＤのアーキテクチャを変更
するための多数の試みがなされている。従来のＰＬＤの
一例は、米国特許第４．６７５，５５６号に示されてい
る。この従来のＰＬＤは、書込み可能論理アレイ回路を
使用して形成された有限状態マシンを提供している。任
意の時間における論理の状態レジスタによって決定され
る状態に基づいて、積項ＡＮＤゲートの選択したものが
、゛それらの電流源をディスエーブルさせることによっ
てディスエーブルされ、その際に全ての積項に関連する
電源が常にイネーブルされており従って常に電流を供給
するような従来の論理と比較して、論理の電力消費を減
少させている。前記米国特許第４，６７５，５５６号の
回路は、常に、ＡＮＤアレイからの全ての積項が積極的
に検知され且つＯＲアレイを駆動するものである。従っ
て、この米国特許の回路は、各ＯＲゲートに対する入力
リードの数及び長さ（従って、容量）は、ＰＬＤ論理の
寸法によって支配的に決定される。従って、前記米国特
許のアーキテクチャに従って構成されるＰＬＤ構戊構成
法が増大すると、これらのラインの容量負荷が増加し、
ＰＬＤ論理のＯＲアレイの速度、パワー及び寸法に有害
な影響を与えることとなる。電源をスイッチング動作す
ることに起因して、例えばノイズなどのようなその他の
問題が発生する場合がある。
米国特許第４．４９５，５９０号は、ＡＮＤゲートへの
入力リードをマルチプレクス動作させるために時分割マ
ルチプレクス動作を使用する２個の別々のＰＬＡをエミ
ュレートする書込み可能論理アレイ（ＰＬＡ）回路の構
成を記載している。
時分割マルチプレクス動作は、加算積出力信号を供給す
るために所望の組のＯＲゲート出力リードをイネーブル
させるためにも使用される。これは、使用される入出力
構成に依存する単一の集積回路上の複数個のＰＬＡの高
い集積度を可能とするが、そのＡＮＤアレイは区画化さ
れておらず、従って各ＡＮＤゲートの各入力リードは、
各入力信号へ接続されることが可能であり、その際に各
ＡＮＤゲートの入力リードを高い容量とさせ、従って比
較的長い時定数とさせている。更に、米国特許第４．４
９５．５９０号の構成は、ＯＲアレイを区画化しておら
ず、従って各ＯＲゲートの各入力リードを各積項信号へ
選択的に接続することを可能としており、その際に該Ｏ
Ｒゲートの入力リードを高い容量とさせ、従って比較的
長い時定数とさせている。積項が増加されると、米国特
許第４゜４９５．５９０号の論理の性能は劣化し、且つ
パワー条件が増加する。更に、この特許の構成は、ＡＮ
Ｄゲート及びＯＲゲートの選択した入力及び出力が、カ
ウンタ又は固定のタイミング回路に基づいて不変のシー
ケンスでイネーブル及びディスエーブルされるものであ
る。このことは、例えば、この特許に記載されているよ
うなパイプライン型の乗算器構成におけるような限定さ
れた数の適用においてのみ有用なものである。
米国特許第４，２３３，６６７号は、有用な論理機能が
入力信号に応答してＰＬＡのＯＲアレイ内で実行される
か否かを決定するための書込み可能（積項）回路が設け
られている書込み可能論理アレイを記載している。そう
でない場合には、ＰＬＡのＯＲア１ノイの部分へのパワ
ーは遮断され、その際に電力消費を減少させている。こ
の特許の論理においては、任意の与えられた時間におい
て、全ての入力リードが各ＡＮＤゲートに対して使用可
能であり、且つ各積項が各ＯＲゲートの入力リードに対
して使用可能である。この特許の構成において、ＡＮＤ
アレイに対する入力リード数、又はＡＮＤアレイの入力
リードへ接続されている論理数、ＡＮＤアレイからの積
項ラインの数、及びＯＲアレイの入力リードへ接続され
ている論理数は、従来の構成と比較して減少されてはい
ない。
従って、これらのラインの容量、従って論理の速度及び
電力消費は、従来技術と比較して改良されてはいない。
米国特許第４，６６０．１７１号は、演算コードをデコ
ードし且つ複数間の逐次的な出力状態を供給するために
使用されるＰＬＡを記載している。
動作について説明すると、この特許の回路は、単一のＡ
ＮＤアレイに対する入力信号として演算コードを受取り
、それは該ＡＮＤアレイからの積項出力信号となる。こ
の単一の積項出力信号は、単一のＯＲアレイに対して時
間期間に対し１個ずつの複数個の入力信号を供給するた
めに、専用カウンタ及びデコーダを使用する単一積項出
力信号を操作することにより、複数個の時間期間に対し
て使用される。この特許の構成は、ＡＮＤアレイ又はＯ
Ｒアレイを区画化するものではなく、従って論理内のゲ
ート数が増加すると、典型的な従来技術のＰＬＡ論理と
同一の問題を有している。更に、その記載されている目
的を達成するためには、この特許の構成は、実際には、
ＡＮＤアレイ内の与えられたゲート数に対し４倍ＯＲア
レイに対する入力数を増加させることとなる。
Ｗｈｉｔｆｉｅｙ著の１８Ｍテクニカル・ディスクロー
シャ・プレチン、Ｖｏｇ、２４．Ｎｏ、６゜１９８１年
１．１月１９日、２７４７−２７４８頁の文献は、ＡＮ
Ｄアレイ及びＯＲアレイに対して適用するために入力信
号の対をデコードした出力信号ヘデコードさせるための
固定したデコード回路を必要とするビット区画化技術を
有するＰＬＡを記載している。これは、ＯＲアレイ内の
各ＯＲゲートの入力リードに関連する容量を増加させ、
活性積項の数を減少させるものではない。
Ｇｒｅｅｎｓｐａｎ著のＩＢＭテクニカル◆ディスクロ
ージ＋”プレチン、Ｖｏｗ、１９．Ｎｏ。
５．１９７６年１０月、１７８０−１７８１頁の文献は
、Ｗｈｉｔ、Ｑｅｙと同様なビット区画化論理を使用す
ることを記載しており、且つクロスポイントスイッチと
して作用する配線用バス２６を有している。これは、Ｏ
Ｒアレイ内の各ＯＲゲートへの入力リード数を増加させ
、その際に各ＯＲゲートの入力容量を増加させ、時定数
を増大させる。更に、この構成は、任意の与えられた時
間において選択される積項数を減少させるものではない
。
米国特許第３，５９３，３１７号は、入力デコーダを使
用し且つ論理ゲートと関連してマスキング機能を連成す
る複数個の格納要素を使用するＰＬＡを記載している。
この特許の構成は、固定したｆ″Ｊ−ド回路、固定した
ゲート回路及び格納要素を必要とし、それらの要素の全
てはＰＬＡの従来の回路に対して付加的なオーバーヘッ
ドを付加するものである。
米国特許第４．７４２，２５２号は、各書込み可能論理
アレイ内において、複数個の積項形態又は個別的に選択
される区画部を与えることなしに複数個の書込み可能論
理アレイを具備する回路を記載している。この固定した
ＯＲアレイ構成を与える連続的なＡＮＤアレイは、従来
のＰＬＡと比較して何ら性能上の利点を与えるものでは
ない。
米国特許第４，０３４，３５６号は、共通アドレスライ
ンを持った多数のＡＮＤ１０Ｒアレイグループを具備す
る構成を記載している。これらアレイのグループは、回
路が所望の機能を実施するための形態を取ることを可能
とするためにＡＮＤ１０Ｒグループの間の相互接続を可
能とするゲート回路及びラッチにより互いに分離されて
いる。
各アレイグループ内においてデータの格納が行なわれ、
且つ二相クロック信号を使用して、相互接続を行なう論
理回路及びラッチを制御する。このラッチ及びゲート動
作制御回路に対する必要性は、標準のＰＬＡ論理に対し
て付加的な回路条件を付加している。付加的な回路条件
は、二相クロックを使用する場合に必要である。
ＰＬＡに対する入力リードの数、ＰＬＡからの出力リー
ドの数、及びＰＬＡ内の積項及び加算項の数を増加させ
ることが増々有利となっている。
このことは、勿論、ＰＬＡがそれに対応して一層大型と
なることを意味している。電力消費を最小に維持しなが
ら、ＰＬＡの動作を可及的に高速なものとすることが望
ましい。しかしながら、ＰＬＡの電力消費と物理的面積
とは、ＰＬＡのゲート数及びそのＰＬＡの動作速度に比
例している。従って、電力消費が低く且つ必要とされる
集積回路面積が小さいものであって、より多数の積項及
び加算項を持ったより高速のＰＬＡを提供することが望
まれている。
目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、電力消費が低く且つ
必要とされる表面積が小さいものであって、且つ従来技
術と比較して高速のＰ、ＬＡを提供することを目的とす
る。
構成 本発明によれば、従来技術に基づいて構成された場合の
同等の寸法のＰＬＡと比較して高速であり且つ電力消費
が低いより小型のアレイ寸法を持っており多数の積項及
び／又は加算項を設けることを可能とした書込み可能論
理論理が提供される。
本発明のＰＬＡは、複数個の頁からなる書込み可能論理
アレイへ組織化されており、任意の与えられた時間にお
いて動作するために複数個の使用可能な全ての頁の一つ
又はそれ以上の適宜のサブセット即ち開繊を選択するた
めの手段を有している。
所望により、ＰＬＡの出力リード又はＰＬＡ内の内部リ
ードからフィードバックされる信号を包含する入力信号
に応答して、必要な場合に、頁をスイッチングするため
の手段が設けられている。任意の与えられた時間におい
てＰＬＡの頁の選択した一つ又はそれ以上のもののみを
動作可能状態とすることにより、任意の与えられた時間
において機能する積項及び加算項の数は、論理内におい
て使用可、能な積項及び加算項の全数よりも著しく少な
くなり、それにより電力消費を最小とすることが可能と
なる。更に、本発明に基づく夏型アーキテクチャを使用
することにより、速度が向上され、且つ電力消費が減少
される。なぜならば、加算項及び／又は積項ラインへ接
続されるリード数、従ってその容量が減少されるからで
ある。本発明における如き夏型アーキテクチャを使用す
ることにより、任意の与えられた時間において全ての積
項及び加算項が使用可能となるものではない。しかしな
がら、積項及び加算項の大きな全数を必要とする多大の
ＰＬＤ適用は、任意の与えられた組の入力信号に対して
任意の与えられた時間において、評価を行なうために積
項及び加算項の全数の内比較的小さな数のものが使用さ
れるに過ぎない。従って、任意の与えられた時間におい
て、使用可能状態とされる積項及び加算項の数を減少さ
せるということは、ＰＬＤの使用に関して何ら実際的な
限定を与えるものではない。それどころか、任意の与え
られた時間に使用可能状態とされる積項及び加算項の数
を減少させるということは、本発明によって提案される
夏型アーキテクチャを使用することを可能とすると共に
、電力消費を減少させ且つ性能を向上させることを可能
とする。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
一般的実施例 第２図は、本発明の一実施例に基づいて構成されたマル
チ頁書込み可能論理論理を示した概略図である。第２図
のＰＬＤＩＯは、複数個の頁１５−１乃至１５−Ｎを有
しており、その各々の頁は、ＡＮＤアレイと、ＯＲアレ
イと、頁１５−１乃至１５−Ｎの何れか一つが選択され
ることを決定する付加的ポインタアレイを具備する別個
の書込み可能論理アレイとして作用する。各頁１５−１
乃至１５−Ｎ内のＡＮＤアレイ及びＯＲアレイの何れか
一方又は両方は、ユーザによって書込み可能であるよう
に製造することが可能である。一方、各頁内のＡＮＤア
レイ及びＯＲアレイの各々は、ハードワイヤード論理ア
レイを形成するための製造期間中に書込むこ・とも可能
であり、又は各頁内のＡＮＤアレイ及びＯＲアレイの一
方のみを、製造期間中に書込むか又はユーザによって書
込み可能とすることが可能である。一方、所望により、
異なった頁は異なった形態を有するものとすることも可
能である。換首すると、一つの頁がユーザが書込み可能
なＡＮＤアレイと固定されたＯＲアレイとを有しており
、別の頁がユーザが書込み可能なＯＲアレイと固定した
ＡＮＤ’アレイとを有しており、更に別の頁が両方共書
込み可能なＡＮＤアレイとＯＲアレイとを有するものな
どとすることが可能である。各頁は、第一アレイ及び第
二アレイを有するように構成されており、第一及び第二
アレイの一方又は両方は、例えばＡＮＤ、ＯＲ。
ＮＡＮＤ、ＮＯＲ，排他的ＯＲ，などの論理ゲートの所
望の形態を有することが可能である。本発明は、広範な
タイプのアレイを使用することが可能であり、所望によ
り、そこに設けられる論理ゲートのタイプを取り混ぜて
使用することが可能なＰＬＤへ適用することが可能なも
のではあるが、本明細書においては、第一論理アレイが
ＡＮＤアレイであり且つ第二論理アレイがＯＲアレイで
ある場合の実施例について説明する。
入力バス１１を形成する複数個の入力リードが、複数個
の入力信号を受取り且つ各入力信号を頁１５−１乃至１
５−Ｎの各々へ付与するために設けられている。所望に
より、バス１２を形成する１個又はそれ以上の埋め込み
入力リードが、入力バス１１の入力リード上の入力信号
と同一の態様でＡＮＤアレイへ付与されるＯＲアレイの
出力リード１４からの信号を供給する。与えられた頁内
において、そのＡＮＤアレイは、ＯＲアレイを駆動する
複数個の積項を供給し、ＯＲアレイはバス１４上に加算
項出力信号を供給する。この実施例においては、選択し
た頁のＯＲアレイは、バス１１上に受取られた入力信号
及び／又はバス１２上の埋め込み入力信号に関する論理
アレイ演算に応答して次の所望の頁を選択するための頁
ポインタアレイを有している。選択された場合に、その
頁内に設けられている付加的なポインタアレイからの出
力信号が、バス１３上を頁制御回路へ供給され、頁１５
−１乃至１５−Ｎの適宜の一つを選択することを可能と
する。バス１３からの頁選択データは、従来の態様で、
頁制御回路１６へ付与することが可能である。一実施例
においては、該入力信号は、頁選択回路１６へ直接的に
接続される。別の実施例においては、第２図に示した如
く、頁制御回路１６へ付与する前に、該信号はラッチ２
０内に格納される。一実施例においては、該頁制御信号
がラッチされるか否かに拘らず、バス１３上の頁制御信
号は、２Ａ個の頁を制御するために使用することが可能
であるＡが頁制御バス１３へ入力されるようにコード化
される。この場合に、バス１３上の信号をデコードし且
つデコードした信号を頁制御回路１６へ供給するために
適宜のデコーダ手段が設けられている。別の実施例にお
いては、頁制御信号がラッチされるか否かに拘らず、バ
ス１３上の頁制御信号は、バス１３内のＡ個のリードが
Ａ個の頁を制御することが可能であるように専用的に使
用される。
本発明によれば、マルチ頁書込み可能論理アーキテクチ
ャは、従来技術に基づいて構成されるものε同等の数の
入力リード、積項及び加算項を持った書込み可能論理ア
レイと比較して向上した速度を有している。なぜならば
、本発明のマルチ頁アーキテクチャは、任意の与えられ
た時間において比較的少数の積項及び加算項をイネーブ
ルさせる横或だからである。一方、与えられた動作速度
又は電力消費に対して、本発明のマルチ頁書込み可能論
理アーキテクチャは、より多くの数の積項及び加算項を
設けることを可能とし、そしてこれらの積項及び加算項
の内の比較的少数のもののみが任意の与えられた時間に
おいてイネーブルされるものである。
適宜の高速頁制御回路１６は、頁１５−１乃至１５−Ｎ
がイネーブルし且つ、遅延なしで、与えられた頁の論理
項を実行し、従って全ての使用可能な論理項を実行する
ことが可能な非常に大型の連続的書込み可能論理アレイ
をエミュレートすることを可能とする。本発明の書込み
可能論理アレイは、特に、逐次的ＰＬＡ適用に適してお
り、その場合、任意の与えられたクロック遷移において
全ての論理遷移項は必要とはされず、従って個々の頁を
使用することを可能とし、個々の頁が書込みが行なわれ
て、その頁が選択される時に必要とされる論理遷移項の
全てを包含する。頁の使用を可能とすることにより、数
１００個の積項を使用する高密度ＰＬＡを製造すること
が可能であり、その場合においても、１００個未満の積
項を有する典型的な従来の小型のＰＬＡの標準的な性能
と同一の性能で動作させることが可能である。更に、本
発明に基づいて複数個の頁を使用することにより、活性
的に遷移する積項の数が減少され、従って電力消費及び
論理の内部的ノイズが減少される。
ＯＲアレイにおいて、加算項ラインの容量が著しく減少
され、同等の寸法を有する従来の論理と比較して速度を
向上することが可能となる。なぜならば、より少ない数
の積項がＯＲアレイに付与されるからである。加算項の
数が減少されるので、ＯＲアレイの寸法は著しく減少す
る。更に、必要とされるセンスアンプの数は高々任意の
与えられた時間において選択される加算項の最大数に対
して必要とされるセンスアンプの数であり、従って電力
消費が減少され、速度が向上し、且つセンスアンプ及び
関連する回路に関する回路の複雑性が減少される。更に
、必要とされるセンスアンプの数が少なくなるので、論
理の寸法が減少し、従って製品の歩留りが向上し且つコ
ストが低下する。
入力構成 共用入力リード 入力信号を夏型ＡＮＤアレイへ付与することを可能とす
るために多数の技術及び溝底の任意のものを使用するこ
とが可能である。一実施例においては、第３ａ図に示し
た如く、入力バス３１の全てのＬ個の入力リードは、ち
ょうど典型的な従来技術のＰＬ′Ａが非頁型アーキテク
チャにおけるＡＮＤアレイ内の入力リードを共用するよ
うに、全てのＡＮＤアレイ頁３５−１約３５５−Ｎの間
において共用される。
専用入力リード 一方、第３ｂ図に示した如く、本発明の一実施例におい
ては、各ＡＮＤアレイは集積回路のＬ個の入力リードの
特定の専用のものと関連している。
従って、ＡＮＤアレイ頁３５−１約３５力バス３１−１
を形成する１個又はそれ以上の入力リードと関連してお
り、ＡＮＤアレイ頁３５−Ｎ約３５バス３１−Ｎを形成
する１個又はそれ以上の入力リードと関連しており、以
下同様である。所望により、各ＡＮＤアレイ頁は、異な
った数の入力リードと関連するようにすることが可能で
ある。
共用及び専用入力リード 別の実施例においては、Ｌ個の入力リードのあるものを
ＡＮＤアレイ頁３５−１約３５５−Ｎの特定のものに専
用とし、且つＬ個の入力リードの他のものを、例えばハ
ードワイヤ接続により、第３ａ図に関して上に説明した
如く、多数のＡＮＤアレイ頁１５−ｆ約１５５−Ｎの間
において共用させる。この様な入力リードの共用は、任
意の所望の順列を取ることが可能であり、例えばあるリ
ードは単一のＡＮＤアレイ頁に対して専用であり、ある
その他のリードは、例えば、二つのＡＮＤアレイ頁に対
して共用されており、その他の入力リードは異なった二
つのＡＮＤアレイ頁の間で共用され、更にその他の入力
リードは二つ以上のＡＮＤアレイ頁の間で共用されるも
のとすることが可能である。
入力リードの固定マルチブレクス動作 第３Ｃ図に別の実施例を示しており、それは、ＡＮＤア
レイ頁３５−１約３５５−Ｎの所望の一つへ付与するた
めに入力リード３１−１乃至３１−Ｌをマルチブレクス
動作即ち多重化動作するためのマルチプレクサ３９を有
している。換言すると、第３Ｃ図の実施例においてはり
−ド３６−１を介して頁１／ジスタ２９によって供給さ
れる頁選択制御信号を使用して、ＡＮＤゲート頁３５−
１乃至３５−Ｎの所望の一つがマルチプレクサ４６によ
って選択され、ＯＲアレ４頁４５−１乃至４５−Ｍの所
望の一つがマルチプレクサ３６によって選択され、且つ
入力リード３１−１乃至３１−りの適宜のものがマルチ
プレクサ３９によってＡＮＤアレイ頁３５−１約３５５
−Ｎの選択した一つへ適用される。
入力リードの書込み可能マルチブレクス動作第８図は、
本発明の一実施例の動作を示しており、その場合、入力
リードはユーザが書込み可能な順番でマルチプレクス動
作され、第一論理アレイへ異なった組の入力信号を供給
し、それに基づいて、頁が選択される。第８図に示した
例においては、全部で３２個の入力リードが与えられ、
それは外部源又は埋め込み入力リードからの何れかの入
力リードとすることが可能である。これらの入力リード
の１６個は、グローバル入力リードであり、どの頁が選
択されるか否かに拘らず、常に適用される。他の１６個
のリードは、マルチプレクス動作される入力リードであ
り、選択されたサブセット即ち副組がどの頁が選択され
るかに依存して適用される。従って、第８図の例におい
ては、頁１．２，３．６は、−組の８個のマルチプレク
ス動作される入力信号を受取り、且つ頁４及び５はマル
チブレクス動作される入力信号の残りの８個を受取る。
この様に、頁１乃至６は、入力信号の任意の所望のサブ
セット（副組）を受取ることが可能であり、その際によ
り多くの全数の入力信号を使用することを可能とする一
方、頁１乃至６の寸法を最小としている。
第９ａ図に示した如く、多頁に適用されるマルチブレク
ス動作される入力信号の選択は、例えば、上述した技術
の一つによって与えられるリード９２上の頁選択信号に
応答して動作する書込み可能マルチプレクサ９１を使用
して与えることが可能である。
第９ｂ図は、第９ａ図の構成に使用するのに適した書込
み可能マルチプレクサの一実施例を示している。複数個
の入力リード９１−１乃至９１−Ｌは、マスキングＡＮ
Ｄゲート９２−１乃至９２−りの一つの入力リードへ適
用され、それらのその他の入力リードは、書込み可能接
続（Ｘとじて示しである）によって書込み可能マルチプ
レクサ入力バッファ９３−１乃至９３−Ｘによって与え
られる信号に対して適用される。この様に、例えば論理
アレイ真の選択に従属するか又はそれとは独立的の何れ
かによって９３−１が選択されると、信号がマスキング
ＡＮＤゲート９２−１乃至９２−Ｘの各々の１個の入力
リードへ付与され、その際にそのＡＮＤゲートがリード
９１−１乃至９１−Ｌ上のそれと関連する入力信号を書
込み可能論理アレイ論理９４へ供給することをイネーブ
ルさせるか又はディスエーブルさせる。
出力構成 入力リードにおけるように、出力リードは、ＡＮＤアレ
イに対する入力信号におけるのと同様の態様で、任意の
数の所望の形態を取ることが可能である。例えば、入力
リードに関する第３ａ図に示したものと同様の態様で、
出力バス３８の全ての出力リードは、全てのＯＲアレイ
の間で共用され、例えば、適切な出力信号が選択された
ＯＲアレイと干渉することがないように選択されていな
いＯＲアレイをディスエーブルさせる。
別の実施例においては、第３ｄ図に示した如く、種々の
ＯＲアレイからの幾つかの特定の出力リードがその論理
の特定の出力リードに対して専用化されており、一方そ
のＯＲアレイの他の出力リードはその論理の出力リード
に対してマルチプレクサ３６される。第３ａ図乃至第３
ｃ図に示したその他の実施例は、出力バス３８への接続
のために選択したＯＲアレイ４５−１乃至４５−Ｍから
の出力信号を選択するためのマルチプレクサ３６を有し
ている。当業者に公知の如く、この出力バスは、レジス
タ又はラッチを有することが可能であり、所望により、
ラッチを選択的にイネーブルさせる手段を有することが
可能である。レジスタされているか又はレジスタされて
いない出力信号は、所望により、ＡＮＤアレイ３５−１
乃至３５−Ｎの一つ又は全てへフィードバックさせるか
、又はＯＲアレイ４５−１乃至４５−Ｍの一つ又は全て
へフィードバックさせることが可能である。
頁制御 独立的ＡＮＤ頁制御及びＯＲ頁制御 以上の説明から明らかな如く、ＡＮＤアレイは、ＯＲア
レイを選択するために使用されるのと同一の手段を使用
して選択され、従って、基本的に、各々が特定のＡＮＤ
アレイと特定のＯＲアレイとから構成される複数個の頁
を与えている。しかしながら、理解すべきことであるが
、本発明のある実施例においては独立向夏回路が使用さ
れており、その場合、ＡＮＤアレイ真の所望の一つが、
ＯＲアレイ真の所望の一つの選択とは独立的に選択され
る。この様な実施例においては、ＡＮＤアレイ頁の異な
った一つを選択することは、ＯＲ７０４頁の異なった一
つの選択と一致する場合か又は−致しない場合があり、
且つその逆もまた真であり、このことは頁処理において
多大の多様性を与えることを可能としている。本発明の
別の実施例においては、複数個のＡＮＤアレイ頁が、常
に選択される固定のＯＲアレイと関連して使用される。
逆に、本発明の別の実施例においては、単一のＡＮＤア
レイが、一つ又はそれ以上のものが必要に応じて選択さ
れる複数個のＯＲ７０４頁と関連して常に選択される。
外部ビンによる頁選択 本発明によれば、専用ビンへ付与される外部頁選択信号
を使用して、ＡＮＤアレイ頁及びＯＲ７０４頁の所望の
一つを選択することを制御するために使用するのに適し
た多数の方法及び構成がある。これらの外部頁選択信号
は、Ａ頁選択ビットが２Ａ個の頁選択制御可能性の制御
を与えるようにコード化するか、又は、Ａ頁選択制御ビ
ットがＡ個の頁選択制御可能性を与えるように専用化さ
せることが可能である。例えば、第４ａ図に示した如く
、二組の専用入力ビン４７及び４８を使用して、それぞ
れ、マルチプレクサ４６及び３６を介して、ＡＮＤアレ
イ頁３５−１乃至３５−Ｎの所望の一つ及びＯＲアレ１
頁４５−１乃至４５−Ｍの所望の一つを独立的に選択す
る。ＯＲアレイ頁制御ビン組４８とは独立的にＡＮＤＮ
−アレ制御ビン組４７を使用することは、独立的なＡＮ
Ｄ及びＯＲアレイ頁処理を可能とする。別の実施例にお
いては、単一の組の頁選択ビンのみが使用され、非頁型
アレイは固定されており且つ常に選択される。更に別の
実施例においては、単一の組の頁選択ビンを使用し、そ
れはＡＮＤアレイ頁３５−１乃至３５−Ｎ及びＯＲアレ
１頁４５−１乃至４５−Ｍの適宜の一つを同時的に選択
する。この様な頁制御用の外部ビンを使用することは、
外部的に供給される１個又は複数個の頁制御信号に応答
して次の１個の頁又は複数個の頁を選択することを可能
とする。
別の実施例においては、第４ｂ図に示した如く、ＡＮＤ
アレイ頁レジスタ５７及びＯＲアレイ頁レジスタ５８を
使用して、外部ビンを介して受取った情報を格納する。
レジスタ５７及び５８における情報は、マルチプレクサ
４６及び３６をして、ＡＮＤ７Ｌ／イ頁３５−１乃至３
５−Ｎ及びＯＲ７レイ頁４５−１乃至４５−Ｍの適宜の
一つをそれぞれ選択させる。ｍ４ｂ図に示した如く、Ａ
ＮＤアレイ頁レジスタ５７は、入力ビン４７−１を介し
て直列データストリームを受取るが、又は外部ビンの組
４７−２を介してその他のデータを受取る。この様なそ
の他のデータは、並列ワードを有することが可能である
。一方、ビン４７−２は、例えば、レジスタ５７が特定
の数だけそのカウントをインクリメントするか又はデク
リメントすることを表わす外部情報を受取ることが可能
である。
例えばレジスタ５７の内容へ加算するか又はその内容か
ら減算する二進数を与えるためのその他の技術を使用す
ることが可能である。ＯＲアレイ頁制御５８の動作は、
ＡＮＤアレイ頁制御レジスタ５７の動作と同様である。
一実施例においては、ただ１個の頁制御レジスタのみが
使用され、その他のアレイは頁処理されるのではなく固
定されている。本発明の更に別の実施例においては、単
一頁制御レジスタを使用しており、それは両方のマルチ
プレクサ４６及び３６の動作を制御し、その際に単一の
組の外部頁制御データに基づいて、ＡＮＤアレイ頁及び
ＯＲ７０４頁を同時的に選択する。
入力信号に応答してＡ、　Ｎ　Ｄアレイ及び／又はＯＲ
アレイの頁選択を実施するために多数の異なった方法及
び構成の何れか一つを使用することが可能である。これ
らの何れかにおいて、頁制御信号を、Ａ頁制御リードが
２Ａ＠の頁選択可能性を画定するようにコード化するこ
とが可能であるか、又は本発明に基づいてＡ個の頁制御
可能性を画定するＡ専用頁制御リードを使用することが
可能である。頁制御に関する本発明の構成は、バス３１
からの入力信号をＡＮＤアレイ頁の各々へ又は出力信号
を外部論理へ付与するために使用される技術とは関係な
く等しく適用され、且つ同様に、ＡＮＤアレイ又はＯＲ
アレイの一方のみが貫壁である実施例にも等しく適用さ
れる。
１、専用ＡＮＤアレイを使用する頁選択一実施例におい
て、第５ａ図に示した如く、頁制御ＡＮＤアレイ１３５
は、入力バス３１から入力信号を受取り、且つマルチプ
レクサ４６及び３６を制御する積項を供給する。前述し
た如く、入力バス３１からの入力信号は、多数の態様の
何れか一つでＡＮＤアレイ１３５及び３５−１乃至３５
−Ｎへ付与することが可能である。同様に、頁制御ＡＮ
Ｄアレイ１３５からの一組の積項を、レジスタ１３６を
介して、マルチプレクサ３６及び４６の一方又は両方へ
付与することが可能であり、第一組の積項を頁ポインタ
アレイ１３５からマルチプレクサ３６へ付与することが
可能であり、且つＡＮＤアレイ及びＯＲアレイを独立的
に頁処理するために第二組の積項をマルチプレクサ４６
へ付与することが可能であり、又はマルチプレクサ３６
及び４６の選択した一方を省略することが可能であり、
その際に、それぞれ、ＯＲアレイのみ又はＡＮＤアレイ
のみの頁処理を行なうことが可能である。
２、夏型ＡＮＤアレイを使用する頁選択一実施例におい
ては、第５ｂ図に示した如く、各ＡＮＤアレイ頁３５−
１乃至３５−Ｎは、それぞれ、付加的な頁ポインタＡＮ
Ｄアレイ１３５−１乃至１３５−Ｎを有している。マル
チプレクサ４６は、頁ポイ〕／タアレイ１３５−１乃至
１３５−Ｎを具備するＡＮＤアレイ頁３５−１乃至３５
−Ｎの所望の一つを選択すべく機能する。頁ポインタア
レイ１３５−１乃至１３５−Ｎの選択した一つの積項は
、所望により、レジスタ９８内に格納し、且つリード４
６−１を介して制御マルチプレクサ４６及び３６へ付与
し、その際にＡＮＤアレイ頁３５−１乃至３５−Ｎ及び
ＯＲ７１７１頁４５−１乃至４５−Ｍの適宜の一つを選
択する。所望により、バス４６−１からの信号が両方の
マルチプレクサ３６及び４６へ付与され、その際に従属
的態様において所望のＡＮＤアレイ頁及びＯＲ７０４頁
の選択を行′なわせ、又はバス４６−１からの別個のビ
ットがマルチプレクサ３６及び４６へ付与されて、ＯＲ
アレイ頁選択とは独立的にＡＮＤアレイ頁選択を実施す
ることを可能とする。
一方、ＡＮＤアレイ頁選択のみを実施しく即ち、単一Ｏ
Ｒアレイが使用される）、又はＯＲアレイ頁選択のみが
実施される（即ち、単一ＡＮＤアレイのみが使用される
）。従って、第５ｂ図の実施例によれば、アクティブ即
ち活性状態にあるＡＮ０７０４頁は、アクティブ即ち活
性状態とされるべき次の頁を決定することが可能である
。このように、任意の遷移項は、次のクロックシーケン
スでどの頁が使用可能であるかを選択することが可能で
ある（入力、現在の出力、又は埋め込み状態に基づいて
）。
一実施例においては、第５Ｃ図に示１−た如く、頁制＠
ＯＲアレイ２３５は、ＡＮＤアレイ３５−１乃至３５−
Ｎからの入力信号を受取る。頁処理用ＯＲアレイ２３５
は、加算項を供給し、それは、所望により、頁レジスタ
１１８内に格納され、且つマルチプレクサ４６及び３６
を制御する。前述した如く、入力バス３１からの入力信
号は、多数の態様の内の何れか一つの態様でＡＮＤアレ
イ３５−１乃至３５−Ｎへ付与することが可能である。
同様に、頁処理用ＯＲアレイ２３５からの一組の加算項
を、マルチプレクサ３６及び４６の両方又は一方へ付与
することが可能であり、又は第一組の加算項を頁処理用
ＯＲアレイ２３５からマルチプレクサ３６へ付与するこ
とが可能であり、且つ第二組の加算項をマルチプレクサ
４６へ付与することが可能である。更に、マルチプレク
サ３６及び４６の選択した一方を省略することが可能で
あり、その際に、ＯＲアレイのみ又はＡＮＤアレイのみ
の頁処理を行なうことが可能である。
４、真室ＯＲアレイを使用する頁選択 一実施例において、第５ｄ図に示した如く、ＯＲアレ４
頁４５−１乃至４５−Ｍの各々は、付加的な頁ポインタ
ＯＲアレイ３３５−１乃至３３５−Ｍを有している。
頁選択タイミング条件 本発明に基づいて構成された夏型ＰＬＡは、入力信号に
応答して出力信号が発生される速度を頁選択が劣化しな
い限り、連続的な非夏型ＰＬＡとして動作する。頁選択
が動作のクリチカルバス即ち臨界的経路内にないことを
確保するために、それが次の頁を選択するのにかかる時
間Ｔ２．は、入力信号としてフィ°−ドパツクされる入
力リード又は埋め込み出力リードの何れかから出力信号
の発生までの入力信号の全セットアツプ時間遅れＴ　ａ
ｍに影響を与えるものであってはならない。
従って、新たな頁選択に依存するこのセットアツプ時間
Ｔ１、（ｐｓ）は、頁選択を必要としない全セラ１フ９
プ時間Ｔ、。よりも大きなものであってはならず、即ち
、それは最適には次式の如くである。
Ｔ□（ｐｓ）　−Ｔ、、。
このことは、頁選択時間が全セットアツプ時間よりも著
しく短いものであることを必要とする。
頁レジスタから頁デコードを介して（必要な場合）有効
な次の頁イネーブルステータスへのクロック型出力信号
からの頁選択伝搬遅延Ｔ　、、の場合、次式の関係が成
立する。
Ｔ、、＜＜Ｔ、。
典型的なＰＬＡ構戊構成いて、入力又は埋め込み出力フ
ィードバック信号は、ＡＮＤアレイを介して伝搬して積
項を供給し、次いでそれがＯＲアレイへ付与されねばな
らないので、次のＡＮＤアレイ頁の選択のために必要な
時間は、ＯＲアレイ真の選択よりも一層臨界的である。
更に、入力信号が全てのＡＮＤアレイ頁へ同時的に付与
され、且つ選択された頁からの積項が、マルチプレクサ
を介して、選択されたＯＲアレ４頁へ付与される実施例
においては、頁選択がＰＬＡの動作の性能を劣化させな
いためには、頁選択は有効な積項が得られる時間よりも
先に発生せねばならない。クロック型埋め込みレジスタ
出力信号からのフィードバック積項伝搬遅延ＴＰＴｐｄ
が、ＡＮＤアレイ入カバカバッファドライバを介して有
効な積項を与えるためには、次の条件を満足せねばなら
ない。
Ｔ　＊　−＜　Ｔ　Ｐ　Ｔ　ｅ　ａ 換言すると、次の頁の論理は、次の組のクロック型入力
信号を受取る前に選択されねばならない。
次の頁の論理は次のクロックエツジの前に得られるので
、本発明に基づいて構成される夏型ＰＬＡは、頁処理に
起因する性能における劣化なしで、連続的なＰＬＡの論
理的等価物をエミュレートする。
第６図は、本発明に基づいて構成されたＰＬＡの一実施
例を示しており、それは入力対出力信号伝搬及び頁選択
に関するタイミング関係を示している。ＰＬＡ論理７５
は、複数個の入カリードロ０−１乃至６０−Ｌを有して
いる。第一組の論理アレイ頁６１−１乃至６１−Ｎが示
されており、その各々は複数個の入力信号を受取り且つ
頁選択トランジスタ組６２−１−１乃至６２−１−Ｐ乃
至頁選択トランジスタ組６２−Ｎ−１乃至６２−Ｎ−Ｐ
によって選択され、尚Ｐは第一アレイ頁当りの出力積項
の数である。選択された第一頁からの出力信号は、バス
６３を介して、第二組の論理アレイ頁６４−１乃至６４
−Ｍの入力リードへ付与される。論理頁アレイ６４−１
乃至６４−Ｍの所望の一つが、頁選択トランジスタ組６
５−１−１乃至６５−１−８乃至６５−Ｍ−１乃至６５
−Ｍ−３によって選択され、尚Ｓは第二アレイ頁当りの
出力項の数である。頁６４−１乃至６４−Ｍの選択した
一つからの出力信号は、リード６６−１乃至６６−８の
関連する一つを介して、レジスタ６７−１乃至６７−８
の関連する一つへ付与されて、出カリードロ８−１乃至
６８−３の関連する一つに出力される。頁選択レジスタ
（不図示、しかしながら、レジスタ６７−１乃至６７−
８の何れか一つ又は一つ以上のものを頁レジスタとして
使用することが可能である）は、上述した実施例の何れ
か一つに基づいて動作し、且つ頁選択トランジスタ６２
−１−１７”’ｌ至６２−Ｎ−Ｐ及び６５−１−１乃至
６５−Ｍ−Ｓヘデコードした頁選択信号を供給する（必
要な場合、頁選択デコーダを使用する）。
セットアツプ時間Ｔ６．は、出力信号が出力り一ド６６
−１乃至６６−８上に供給されるまで、入カリードロ０
−１乃至６０−Ｌへの入力信号の付与の間に必要とされ
る時間である。頁選択伝搬遅延時間Ｔ、は、所望の頁を
選択するために、信号が、頁選択レジスタ（不図示）か
ら、頁デコーダ（必要な場合）を介して頁選択トランジ
スタ６２−１−１乃至６２−Ｎ−Ｐ及び６５−１−１乃
至６５−Ｍ−３へ伝搬するのに必要な時間である。
フィードバック伝搬遅延Ｔ　Ｐ　Ｔ　、、は、埋め込み
出カリードロ８−１上のクロック型出力信号が、入力バ
ッファ（不図示）を介してトランジスタ５８−１−１乃
至５８−Ｎ−１へ入カリードロ０−１へ伝搬するのに必
要な時間である。Ｔ、がＴＰＴ、ｄよりも小さいという
条件は、第６図の実施例においては、頁選択トランジス
タ制御ライン７１゜−１乃至７１−Ｍ上の容量が入カリ
ードロ０−１乃至６０−Ｌ上の容量よりも著しく小さい
こととすることにより与えられ、その際に、一つの頁を
選択する速度が入力信号が積項ノード７８−１乃至７８
−Ｍへ伝搬する速度よりも一層高速とさせる。
可変頁寸法 第７図は、本発明の一実施例に基づいて構成されたＰＬ
Ａを示しており、それは、種々の寸法を持った頁を有し
ている。例えば、ＡＮＤアレイは任意の便利な寸法を持
った頁７２−１乃至７２−Ｎから構成されている。頁７
２−１乃至７２−Ｎの各々へ接続されている入カバスフ
１からの入力リードの数は、所望に応じて設計し且つプ
ログラム即ち書込みを行なうことが可能であり、且つ頁
７２−１乃至７２−Ｎの各々からの積項の数を所望に応
じ設定することが可能である。第７図に示した如く、頁
７２−１は２４個の積項を与え、且つ頁７２−２乃至７
２−Ｎは２４個未満の積項を与え、例えば各々４個の積
項を与える。同様に、ＯＲアレイは、頁７４−１乃至７
４−Ｍの形態に構成されており、且つ第７図に示した実
施例は、頁７４−１が２４個の積項を受取り、且つ頁７
４−２乃至７４−Ｍが２４個未満の積項、例えば各々４
個の積項を受取る状態を示している。頁７４−１は、頁
７２−１からの２４個の積項又はＡＮＤアレイ頁７２−
２乃至７２−Ｎの任意の選択した形態から最大２４個の
積項を受取ることが可能である。同様に、ＯＲ７１４頁
７４−２乃至７４−Ｍは、マルチプレクサ７３によって
選択される４個の積項のみを受取るために個別的に選択
されることが可能であり、又は各々がマルチプレクサ７
３から別個の組の積項を受取るべく多様な頁７４−２乃
至７４−Ｍを構成するように構成することが可能である
。更に別の実施例においては、幾つかの積項が共用され
、即ち頁７４−２乃至７４−Ｍの一つ以上のものへ同時
的に付与され、マルチプレクサ７３から得られる積項の
任意の順列が頁７４−２乃至７４−Ｍの選択した組へ付
与される。
同時的に選択されるマルチ頁 第１０図は、本発明の一実施例に基づいて構成されたＰ
ＬＡを示しており、その場合、マルチ頁即ち複数個の頁
が同時的にイネーブルされる。第１０図は、各ＯＲアレ
イ頁１０１−１乃至１０１−Ｍ及び１０２−１乃至１０
２−Ｍの頁選択部分からマルチプレクサ１０３及び１０
４を介して頁制御信号を受取る単一の頁制御レジスタ１
０３を使用して本発明に基づいて構成された二つの別個
のＰＬＡＩＯＩ及び１０２を有する構成を示している。
第１１図は、別個の頁制御レジスタ１０３−１乃至１０
３−２を使用して本発明に基づいて構成された２個のＰ
ＬＡＩ　１１及び１１２を有する別の実施例を示してい
る。このように、例えば、２個の独立的なステートマシ
ーンが、互いに干渉し且つ制御して同時的に動作するこ
とが可能である。
書込み手段 理想的には、ユーザのデザインを区画化して複数個のよ
り小さな頁の論理へ当て嵌めるためにソフトウェアを使
用するここが可能である。頁間の相互関係は、例えば、
書込み可能頁ポインタＯＲアレイを駆動する通常のユー
ザが書込むことが可能な論理遷移項を実行することにま
り達成される。
この付加的な書込み可能なＯＲア１／イは、頁選択レジ
スタへ情報を供給し、次いでそれが次の頁を選択する。
大型のステートマシーンデザインを複数個のより小さな
頁へ最適に区画化し且つこれらのより小さな頁の間に遷
移項リンクを発生するために専用ＰＬＡコンパイラを使
用することが可能である。
以上、本発明の具体的実施の！ｌ！！！様について詳細
に説明したが、本発明はこれら具体例のみ限定されるべ
きものではなく、本発明の技術的範囲を逸脱することな
しに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は、典型的な書込み可能論理アレイを示した概略
図、第２図は本発明に基づいて構成されたマルチ頁書込
み可能論理アレイを示した８！格図、第３ａ図乃至第３
ｄ図は本発明の構成と共に使用するのに適した入出力構
成の幾つかの例を示した各概略図、第４ａ図及び第４ｂ
図は外部ビンへ付与される信号によって頁選択が制御さ
れる本発明の別の実施例を示した各概略図、第５ａ図乃
至第５ｄ図は頁選択が入力信号、現在の状態及び過去の
状態に応答して内部回路によって制御される本発明の種
々の実施例を示した各概略図、第６図は次の頁を選択す
るのに必要とされる時間が新たな一組の入力信号が第一
論理アレイを介して伝搬するのに必要とされる時間より
小さい本発明の一実施例の動作を示した概略図、第７図
は種々の寸法の頁を有する本発明に基づいて構成された
一実施例を示した概略図、第８図及び第９ａ図は、ユー
ザのアプリケーションにより画定される所望の制御論理
パターンに従って選択された頁へ適用する種々の入力又
は出力信号を選択する手段を有する本発明の一実施例を
示した各概略図、第９ｂ図は第９ａ図の構成において使
用するのに適した書込み可能マルチプレクサの一実施例
を示した概略図、第１０図及び第１１図は複数個の頁が
同時的に選択される本発明の別の実施例を示した各概略
図、である。 （符号の説明） １０：ＰＬＤ １１：入力バス １３：頁制御バス １４：出力リード １５：頁 １６：頁制御回路 ２０：ラッチ ＦＩＧ、　２ ＦＩＧ、　３ａ ＦＩＧ、　３ｂ ＦＩＧ、　７ ＦＩＧ、　９ｂ ＦＩＧ、　８ ＦＩＧ、９ａ

Claims (1)

  1. 【特許請求の範囲】 １、論理アレイ回路において、Ｌが第一正整数として、
    複数個の入力信号を受取るためのＬ複数個の入力リード
    が設けられており、Ｎが１以上の第二正整数としてＮ個
    からなる一組の第一論理アレイが設けられており、前記
    Ｎ個の第一論理アレイの各々が前記入力信号の選択した
    ものに関連する信号を受取るための手段とＰが前記Ｎ個
    の第一論理アレイの一つと関連する第三正整数としてＰ
    複数個の中間出力信号リードと前記入力信号の選択した
    ものに関連する前記信号の関数として前記Ｐ個の中間信
    号リード上にＰ個の中間出力信号を与えるための複数個
    の論理ゲートとを具備しており、Ｄが１以上の第四正整
    数としてＤ個からなる前記第一論理アレイの副組を選択
    する手段が設けられており、Ｍが１以上の第五正整数と
    してＭ個からなる一組の第二論理アレイが設けられてお
    り、前記第二論理アレイの各々は前記第一論理アレイの
    前記選択したものの前記中間出力信号に関連する入力信
    号を受取るための１個以上の入力リードとＳが正整数と
    してＳ複数個の出力リードと前記第二論理アレイの前記
    入力信号の関数として前記Ｓ個の出力リード上に出力信
    号を供給するための１個以上の論理ゲートとを具備して
    おり、前記Ｄ個からなる前記第一論理アレイの組の前記
    中間出力信号に関連する前記入力信号を受取り且つ一組
    の出力信号を供給するためにＧが第六正整数として前記
    Ｍ個の第二論理アレイのＧ個の副組を選択する手段が設
    けられており、前記選択する手段の少なくとも一つが前
    記入力信号の一つ又はそれ以上に応答して動作するよう
    に前記選択する手段を制御する手段が設けられているこ
    とを特徴とする論理アレイ回路。 ２、特許請求の範囲第１項において、前記第一論理アレ
    イの組と前記第二論理アレイの組とは、ＡＮＤ，ＮＡＮ
    Ｄ，ＯＲ，ＮＯＲ，ＸＯＲ，ＸＮＯＲ，及びそれらの組
    合わせから構成される論理アレイのグループから選択さ
    れる論理アレイの任意の組合わせによって形成されてい
    ることを特徴とする論理アレイ回路。 ３、特許請求の範囲第１項において、前記第一及び第二
    論理アレイの幾つか又はそれらの全てがユーザが書込み
    可能なものであることを特徴とする論理アレイ回路。 ４、特許請求の範囲第１項において、前記第一論理アレ
    イの各々が、前記Ｌ個の入力リードの各々に関係する信
    号を同時的に受取ることを特徴とする論理アレイ回路。 ５、特許請求の範囲第１項において、前記第一論理アレ
    イの各々が、前記Ｌ個の入力信号の独特の副組に関連す
    る信号を同時的に受取ることを特徴とする論理アレイ回
    路。 ６、特許請求の範囲第１項において、前記第一論理アレ
    イの各々が、前記Ｌ個の入力信号の副組に関連する信号
    を同時的に受取り、且つ各々が前記Ｌ個の入力信号の独
    特の副組に関連する信号を同時的に受取ることを特徴と
    する論理アレイ回路。 ７、特許請求の範囲第１項において、更に、前記第一論
    理アレイの選択した一つへ付与するために前記入力信号
    の副組を選択する手段が設けられていることを特徴とす
    る論理アレイ回路。 ８、特許請求の範囲第７項において、前記副組を選択す
    る手段が、前記入力信号の選択したものに応答して動作
    することを特徴とする論理アレイ回路。 ９、特許請求の範囲第１項において、Ｄ個からなる前記
    第一論理アレイの前記副組がＧ個からなる前記第二論理
    アレイの前記副組の選択とは独立して選択されるように
    、前記選択手段が独立的に動作することを特徴とする論
    理アレイ回路。 １０、特許請求の範囲第１項において、Ｄ個からなる前
    記第一論理アレイの前記副組がＧ個からなる前記第二論
    理アレイの前記副組の選択と従属して選択されるように
    、前記選択する手段が従属的に動作することを特徴とす
    る論理アレイ回路。 １１、特許請求の範囲第１項において、Ｎが１と等しい
    ことを特徴とする論理アレイ回路。 １２、特許請求の範囲第１項において、Ｍが１と等しい
    ことを特徴とする論理アレイ回路。 １３、特許請求の範囲第７項において、前記入力信号の
    副組を選択する手段が、前記第一及び第二論理アレイの
    副組を選択する手段の一方又は両方と独立的に動作する
    ことを特徴とする論理アレイ回路。 １４、特許請求の範囲第７項において、前記入力信号の
    副組を選択する手段が、前記第一及び第二論理アレイの
    副組を選択する手段の一方又は両方と従属的に動作する
    ことを特徴とする論理アレイ回路。 １５、特許請求の範囲第１項において、前記選択する手
    段の一方又は両方がマルチプレクサを有することを特徴
    とする論理アレイ回路。 １６、特許請求の範囲第１項において、前記選択する手
    段が、前記第一論理アレイと同様な構成の専用アレイを
    有することを特徴とする論理アレイ回路。 １７、特許請求の範囲第１項において、前記選択する手
    段が、前記第二論理アレイと同様な構成の専用アレイを
    有することを特徴とする論理アレイ回路。 １８、特許請求の範囲第１項において、前記選択する手
    段が、Ｈが第七正整数であるとして前記第一論理アレイ
    と同様の構成でありＨ個からなる一組の論理アレイを有
    すると共に、前記Ｂ個の第一論理アレイ及び／又は前記
    Ｅ個の第二論理アレイの所望の一つの何れを選択すべき
    であるかを決定する出力信号を供給するために前記Ｈ個
    の論理アレイの所望の一つを選択する手段を有している
    ことを特徴とする論理アレイ回路。 １９、特許請求の範囲第１８項において、前記Ｈ個の論
    理アレイの所望の一つを選択する手段が、前記Ｂ個の第
    一論理アレイの所望の一つを選択するための手段の動作
    から独立的に動作することを特徴とする論理アレイ回路
    。 ２０、特許請求の範囲第１８項において、前記Ｈ個の論
    理アレイの所望の一つを選択する手段が、前記Ｂ個の第
    一論理アレイの所望の一つを選択する手段の動作と従属
    的に動作することを特徴とする論理アレイ回路。 ２１、特許請求の範囲第１項において、前記選択する手
    段が、Ｈが第七正整数として前記第二論理アレイと同様
    の構成を有しておりＨ個からなる一組の論理アレイを有
    すると共に、前記Ｂ個の第一論理アレイ及び／又は前記
    Ｅ個の第二論理アレイの所望の一つの何れかを選択する
    かを決定する出力信号を供給するために前記Ｈ個の論理
    アレイの所望の一つを選択する手段を有していることを
    特徴とする論理アレイ回路。 ２２、特許請求の範囲第２１項において、前記Ｈ個の論
    理アレイの所望の一つを選択する手段が、前記Ｅ個の第
    二論理アレイの所望の一つを選択する手段の動作とは独
    立的に動作することを特徴とする論理アレイ回路。 ２３、特許請求の範囲第２１項において、前記Ｈ個の論
    理アレイの所望の一つを選択する手段が、前記Ｅ個の第
    二論理アレイの所望の一つを選択する手段の動作と従属
    的に動作することを特徴とする論理アレイ回路。 ２４、特許請求の範囲第１項において、前記選択する手
    段が、前記制御手段からのコード化信号に応答して動作
    することを特徴とする論理アレイ回路。 ２５、特許請求の範囲第１項において、前記第二論理ア
    レイの各々が、前記Ｓ個の出力リードの各々に関係する
    信号を同時的に供給することを特徴とする論理アレイ回
    路。 ２６、特許請求の範囲第１項において、前記第二論理ア
    レイの各々が、前記Ｓ個の出力信号の独特の副組に関連
    する信号を同時的に供給することを特徴とする論理アレ
    イ回路。 ２７、特許請求の範囲第１項において、前記第二論理ア
    レイの各々が、前記Ｓ個の出力信号の副組に関連する信
    号を同時的に供給することを特徴とする論理アレイ回路
    。 ２８、特許請求の範囲第１項において、更に、Ｓ個の出
    力信号を供給するために前記第二論理アレイの副組を選
    択するための付加的な手段を有することを特徴とする論
    理アレイ回路。 ２９、特許請求の範囲第２８項において、前記副組を選
    択する付加的手段が、前記入力信号の選択したものに応
    答して動作することを特徴とする論理アレイ回路。 ３０、特許請求の範囲第２８項において、前記第二アレ
    イの副組を選択する付加的手段が、前記第一及び第二論
    理アレイの副組を選択する手段の一方又は両方と独立的
    に動作することを特徴とする論理アレイ回路。 ３１、特許請求の範囲第７項において、前記第二アレイ
    の副組を選択する付加的手段が、前記第一及び第二論理
    アレイの副組を選択する手段の一方又は両方と従属的に
    動作することを特徴とする論理アレイ回路。 ３２、特許請求の範囲第２８項において、前記選択する
    付加的手段が、１個又はそれ以上のマルチプレクサを有
    することを特徴とする論理アレイ回路。
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