JPH0736269B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0736269B2 JPH0736269B2 JP60189502A JP18950285A JPH0736269B2 JP H0736269 B2 JPH0736269 B2 JP H0736269B2 JP 60189502 A JP60189502 A JP 60189502A JP 18950285 A JP18950285 A JP 18950285A JP H0736269 B2 JPH0736269 B2 JP H0736269B2
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- circuit
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
周辺回路がスタティック型回路により構成されたダイナ
ミック型RAM（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。
周辺回路がスタティック型回路により構成されたダイナ
ミック型RAM（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。
ダイナミック型RAMにおける連続アクセス動作として、
ロウ系選択回路により１つのワード線を選択状態にして
おいて、カラムアドレスストローブ信号▲▼に同
期してカラム系のアドレス信号を変化させてデータ線を
次々に切り換えることによって、上記ワード線に結合さ
れたメモリセルの連続的な読み出し／書き込み動作を行
うようにしたページモードと、カラム系選択回路をスタ
ティック型回路により構成し、ワード線を選択状態にし
たままカラムアドレス信号を変化させてデータ線を次々
に切り換えることによって、上記ワード線に結合された
メモリセルの連続的な読み出し／書き込み動作を行うよ
うにした、いわゆるスタティックカラムモードとが公知
である。
ロウ系選択回路により１つのワード線を選択状態にして
おいて、カラムアドレスストローブ信号▲▼に同
期してカラム系のアドレス信号を変化させてデータ線を
次々に切り換えることによって、上記ワード線に結合さ
れたメモリセルの連続的な読み出し／書き込み動作を行
うようにしたページモードと、カラム系選択回路をスタ
ティック型回路により構成し、ワード線を選択状態にし
たままカラムアドレス信号を変化させてデータ線を次々
に切り換えることによって、上記ワード線に結合された
メモリセルの連続的な読み出し／書き込み動作を行うよ
うにした、いわゆるスタティックカラムモードとが公知
である。
前者のページモードは、カラムアドレスストローブ信号
をクロックとして外部端子から供給されるアドレス信号
の取り込みを行うので、比較的高速に連続アクセスが可
能になる反面、外部端子からクロック信号を供給する必
要がある。後者のカラムスタティックモードは、カラム
系のアドレス信号の変化させるのみで連続アクセスが可
能になる反面、外部端子から供給されるアドレス信号の
スキュー（アドレス信号の変化タイミング差）によって
その動作速度が比較的遅くなる。すなわち、多ビットか
らなるアドレス信号のうちの最も遅く変化するアドレス
信号を待ってカラム選択動作が行われることになる。こ
のように、両者には、それぞれ一長一短があり、従来の
ダイナミック型RAMは、上記いずれかの機能を持つよう
にされるものである。
をクロックとして外部端子から供給されるアドレス信号
の取り込みを行うので、比較的高速に連続アクセスが可
能になる反面、外部端子からクロック信号を供給する必
要がある。後者のカラムスタティックモードは、カラム
系のアドレス信号の変化させるのみで連続アクセスが可
能になる反面、外部端子から供給されるアドレス信号の
スキュー（アドレス信号の変化タイミング差）によって
その動作速度が比較的遅くなる。すなわち、多ビットか
らなるアドレス信号のうちの最も遅く変化するアドレス
信号を待ってカラム選択動作が行われることになる。こ
のように、両者には、それぞれ一長一短があり、従来の
ダイナミック型RAMは、上記いずれかの機能を持つよう
にされるものである。
なお、上記連続アクセス機能を備えたダイナミック型RA
Mに関しては、例えば日経マグロウヒル社1983年７月18
日付の雑誌『日経エレクトロニクス』第169頁ないし193
頁、（株）日立製作所昭和58年９月発行『日立ICメモリ
データブック』参照）。
Mに関しては、例えば日経マグロウヒル社1983年７月18
日付の雑誌『日経エレクトロニクス』第169頁ないし193
頁、（株）日立製作所昭和58年９月発行『日立ICメモリ
データブック』参照）。
この発明の目的は、動作の多機能化と高速動作化を図っ
た半導体記憶装置を提供することにある。
た半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、外
部端子から供給されるアドレス信号をそのまま伝える機
能と、外部端子から供給される所定の制御信号のエッジ
に同期して外部端子から供給されるアドレス信号を保持
するラッチ機能を備えたアドレスバッファを用いて、ペ
ージモードとスタティックカラムモードの両機能を実現
するものである。また、アドレスバッファにマルチプレ
クサ機能を持たせて外部端子からのアドレス信号と内部
で形成されたアドレス信号とを選択的に受け付けるよう
にし、これらを外部制御端子で制御して上記内部アドレ
ス信号による連続アクセスも行えるようにするものであ
る。
を簡単に説明すれば、下記の通りである。すなわち、外
部端子から供給されるアドレス信号をそのまま伝える機
能と、外部端子から供給される所定の制御信号のエッジ
に同期して外部端子から供給されるアドレス信号を保持
するラッチ機能を備えたアドレスバッファを用いて、ペ
ージモードとスタティックカラムモードの両機能を実現
するものである。また、アドレスバッファにマルチプレ
クサ機能を持たせて外部端子からのアドレス信号と内部
で形成されたアドレス信号とを選択的に受け付けるよう
にし、これらを外部制御端子で制御して上記内部アドレ
ス信号による連続アクセスも行えるようにするものであ
る。
第１図には、この発明の一実施例のダイナミック型RAM
のブロック図が示されている。同図のダイナミック型RA
Mは、特に制限されないが、８ビットの単位でアクセス
するダイナミック型RAMであり、公知の半導体集積回路
の製造技術によって、単結晶シリコンのような半導体基
板上において形成される。
のブロック図が示されている。同図のダイナミック型RA
Mは、特に制限されないが、８ビットの単位でアクセス
するダイナミック型RAMであり、公知の半導体集積回路
の製造技術によって、単結晶シリコンのような半導体基
板上において形成される。
この実施例では、特に制限されないが、メモリアレイ
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。各メモリアレイＭ−ARY1,M−ARY2において、
８本の相補データ線対が一組とされ、同図においては縦
方向に向かうよう形成されている。すなわち、メモリア
レイを８ブロック（マット）に分けて構成するのではな
く、８ビットのデータ線、同一のメモリアレイ内の互い
に隣合う８本の相補データ線対に対して、１つのアドレ
スが割り当てられ、同図では横方向に順に配置される。
このようにすることによって、メモリアレイ及びその周
辺回路の簡素化を図ることができる。上記メモリアレイ
Ｍ−ARY1,M−ARY2にマトリックス配置されるメモリセル
は、情報記憶用のキャパシタとアドレス選択用のMOSFET
とからなる1MOS型のダイナミック型メモリセルが用いら
れる。このメモリセルのアドレス選択用のMOSFETのゲー
トは、ワード線に結合され、そのドレイン（ソース）
は、データ線に結合される。
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。各メモリアレイＭ−ARY1,M−ARY2において、
８本の相補データ線対が一組とされ、同図においては縦
方向に向かうよう形成されている。すなわち、メモリア
レイを８ブロック（マット）に分けて構成するのではな
く、８ビットのデータ線、同一のメモリアレイ内の互い
に隣合う８本の相補データ線対に対して、１つのアドレ
スが割り当てられ、同図では横方向に順に配置される。
このようにすることによって、メモリアレイ及びその周
辺回路の簡素化を図ることができる。上記メモリアレイ
Ｍ−ARY1,M−ARY2にマトリックス配置されるメモリセル
は、情報記憶用のキャパシタとアドレス選択用のMOSFET
とからなる1MOS型のダイナミック型メモリセルが用いら
れる。このメモリセルのアドレス選択用のMOSFETのゲー
トは、ワード線に結合され、そのドレイン（ソース）
は、データ線に結合される。
ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−ARY1,M−ARY2に対して左右の横方向に向かうよ
う形成され、同図では縦方向に順に配置される。
レイＭ−ARY1,M−ARY2に対して左右の横方向に向かうよ
う形成され、同図では縦方向に順に配置される。
上記相補データ線対は、カラムスイッチＣ−SW1,C−SW2
を介して８本の共通相補データ線対CD1,CD2に選択的に
接続される。同図おいては、上記共通相補データ線対は
横方向に走っている。これらの共通相補データ線対CD1,
CD2は、メインアンプMA1,MA2の入力端子にそれぞれ接続
される。
を介して８本の共通相補データ線対CD1,CD2に選択的に
接続される。同図おいては、上記共通相補データ線対は
横方向に走っている。これらの共通相補データ線対CD1,
CD2は、メインアンプMA1,MA2の入力端子にそれぞれ接続
される。
センスアンプSA1,SA2は、上記メモリアレイの相補デー
タ線対の微小読み出し電圧を受け、そのタイミング信号
φpaにより動作状態とされ上記読み出し電圧に従って相
補データ線対をハイレベル／ロウレベルに増幅するもの
である。
タ線対の微小読み出し電圧を受け、そのタイミング信号
φpaにより動作状態とされ上記読み出し電圧に従って相
補データ線対をハイレベル／ロウレベルに増幅するもの
である。
ロウアドレスバッファＲ−ADBは、チップ選択信号▲
▼に基づいて形成されたタイミング信号ceにより動作
状態にされ、外部端子から供給されるｍ＋１ビットから
なるロウ系のアドレス信号AX0〜AXmを受け、内部相補ア
ドレス信号a0〜am,０〜ｍを形成して、ロウアドレ
スデコーダＲ−DCRへ送出する。なお、以後の説明及び
図面においては、一対の内部相補アドレス信号、例えば
a0,０を内部相補アドレス信号ａ０と表すことにす
る。したがって、上記内部相補アドレス信号a0〜am,
０〜ｍは、内部相補アドレス信号ａ０〜ａｍと表す。
ロウアドレスデコーダＲ−DCRは、上記アドレス信号ａ
０〜ａｍに従って１本のワード線をワード線選択タイミ
ング信号φｘに同期して選択する。
▼に基づいて形成されたタイミング信号ceにより動作
状態にされ、外部端子から供給されるｍ＋１ビットから
なるロウ系のアドレス信号AX0〜AXmを受け、内部相補ア
ドレス信号a0〜am,０〜ｍを形成して、ロウアドレ
スデコーダＲ−DCRへ送出する。なお、以後の説明及び
図面においては、一対の内部相補アドレス信号、例えば
a0,０を内部相補アドレス信号ａ０と表すことにす
る。したがって、上記内部相補アドレス信号a0〜am,
０〜ｍは、内部相補アドレス信号ａ０〜ａｍと表す。
ロウアドレスデコーダＲ−DCRは、上記アドレス信号ａ
０〜ａｍに従って１本のワード線をワード線選択タイミ
ング信号φｘに同期して選択する。
カラムアドレスバッファＣ−ADBは、後述するような３
種類の連続アクセスモードを実現するため、チッブ選択
信号▲▼に基づいて形成されたタイミング信号ceに
より動作状態にされ、外部端子から供給されるｎ＋１ビ
ットからなるカラム系のアドレス信号AY0〜AYnをそのま
ま伝える機能及び後述する内部制御信号csのエッジに同
期して上記アドレス信号AY0〜AYnを保持するラッチ機能
及び後述するアドレスカウンタ回路ADCにより形成され
たアドレス信号を受け付けるマルチプレクサ機能とが設
けられる。なお、上記内部相補アドレス信号の表し方に
従って、図面及び以下の説明では、内部相補アドレス信
号a0〜an,０〜ｎを内部相補アドレス信号ａ０〜ａ
ｎと表す。
種類の連続アクセスモードを実現するため、チッブ選択
信号▲▼に基づいて形成されたタイミング信号ceに
より動作状態にされ、外部端子から供給されるｎ＋１ビ
ットからなるカラム系のアドレス信号AY0〜AYnをそのま
ま伝える機能及び後述する内部制御信号csのエッジに同
期して上記アドレス信号AY0〜AYnを保持するラッチ機能
及び後述するアドレスカウンタ回路ADCにより形成され
たアドレス信号を受け付けるマルチプレクサ機能とが設
けられる。なお、上記内部相補アドレス信号の表し方に
従って、図面及び以下の説明では、内部相補アドレス信
号a0〜an,０〜ｎを内部相補アドレス信号ａ０〜ａ
ｎと表す。
カラムアドレスバッファＣ−ADBにより形成された内部
相補アドレス信号a0〜an,０〜ｎは、カラムデコー
ダＣ−DCRに伝えられる。カラムデコーダＣ−DCRは、そ
の動作がデータ線選択タイミング信号φｙによって制御
され、それに伝えられたアドレス信号をデコードしてデ
ータ線選択タイミング信号φｙに同期して８本からなる
データ線の選択動作を行う。
相補アドレス信号a0〜an,０〜ｎは、カラムデコー
ダＣ−DCRに伝えられる。カラムデコーダＣ−DCRは、そ
の動作がデータ線選択タイミング信号φｙによって制御
され、それに伝えられたアドレス信号をデコードしてデ
ータ線選択タイミング信号φｙに同期して８本からなる
データ線の選択動作を行う。
カラムスイッチＣ−SW1,C−SW2は、上記データ線の選択
信号を受け、上記８対の相補データ線を対応する８対の
共通相補データ線に接続する。なお、同図では、例示的
に示された上記相補データ線対及び共通相補データ線対
は、１本の線により実現している。
信号を受け、上記８対の相補データ線を対応する８対の
共通相補データ線に接続する。なお、同図では、例示的
に示された上記相補データ線対及び共通相補データ線対
は、１本の線により実現している。
入出力回路I/Oは、読み出しのためのデータ出力バッフ
ァと、書込みのためのデータ入力バッファとにより構成
される。上記データ出力バッファは、読み出し時に動作
状態にされ、動作状態にされた一方のメインアンプMA1
又はMA2の出力信号を増幅して外部端子D0〜D7へ送出す
る。また、上記データ入力バッファは、書込み動作の時
に動作状態にされ、外部端子D0〜D7から供給される書込
み信号を上記共通相補データ線対CD1又はCD2に供給す
る。なお、同図ではこの書込み系の信号経路が省略され
ている。上記データ出力バッファとデータ入力バッファ
は、トライステート出力機能を持ち、それが非動作状態
におかれるとき、その出力をハイインピーダンス（又は
フローティング）状態にさせる。
ァと、書込みのためのデータ入力バッファとにより構成
される。上記データ出力バッファは、読み出し時に動作
状態にされ、動作状態にされた一方のメインアンプMA1
又はMA2の出力信号を増幅して外部端子D0〜D7へ送出す
る。また、上記データ入力バッファは、書込み動作の時
に動作状態にされ、外部端子D0〜D7から供給される書込
み信号を上記共通相補データ線対CD1又はCD2に供給す
る。なお、同図ではこの書込み系の信号経路が省略され
ている。上記データ出力バッファとデータ入力バッファ
は、トライステート出力機能を持ち、それが非動作状態
におかれるとき、その出力をハイインピーダンス（又は
フローティング）状態にさせる。
内部制御信号発生回路TGは、４つの外部制御信号▲
▼（チップイネーブル信号），▲▼（ライトイネー
ブル信号），▲▼（出力イネーブル信号）と、CS
（クロックドシリアル信号）と、特に制限されないが、
上記アドレス信号a0〜am及びa0〜anを受けるアドレス信
号変化検出回路ATDで形成されたアドレス信号の変化検
出信号φとを受けて、その動作モードに応じたメモリ動
作に必要な各種タイミング信号を形成して送出される。
上記のようなアドレス信号変化検出回路ATDにより形成
された検出信号φに基づいて内部動作のための一連のタ
インミングを形成することによりRAMを内部同期式によ
り動作させる。これにより、上記のようなダイナミック
型メモリセルを用いたにもかかわらず、外部からはスタ
ティック型RAMと同じようにアクセスすることができる
（いわゆる、擬似スタティック型RAMを構成するもので
ある）。このような動作のために、上記アドレスバッフ
ァＲ−ADB,C−ADB及びアドレスデコーダＲ−CDR,C−DCR
1,C−DCR2等の各周辺回路は、CMOS（相補型MOS）スタテ
ィック型回路によって構成される。
▼（チップイネーブル信号），▲▼（ライトイネー
ブル信号），▲▼（出力イネーブル信号）と、CS
（クロックドシリアル信号）と、特に制限されないが、
上記アドレス信号a0〜am及びa0〜anを受けるアドレス信
号変化検出回路ATDで形成されたアドレス信号の変化検
出信号φとを受けて、その動作モードに応じたメモリ動
作に必要な各種タイミング信号を形成して送出される。
上記のようなアドレス信号変化検出回路ATDにより形成
された検出信号φに基づいて内部動作のための一連のタ
インミングを形成することによりRAMを内部同期式によ
り動作させる。これにより、上記のようなダイナミック
型メモリセルを用いたにもかかわらず、外部からはスタ
ティック型RAMと同じようにアクセスすることができる
（いわゆる、擬似スタティック型RAMを構成するもので
ある）。このような動作のために、上記アドレスバッフ
ァＲ−ADB,C−ADB及びアドレスデコーダＲ−CDR,C−DCR
1,C−DCR2等の各周辺回路は、CMOS（相補型MOS）スタテ
ィック型回路によって構成される。
特に制限されないが、自動リフレッシュ回路REFCは、フ
レッシュアドレスカウンタ，タイマー等を含んでおり、
外部端子から供給されたリフレッシュ信号▲▼を
ロウレベルにすることにより起動される。すなわち、内
部チップイネーブル信号▲▼がハイレベルとされた
非選択（保持）状態において、リフレッシュ信号▲
▼をロウレベルにすると自動リフレッシュ回路REFC
は、図示しない制御信号によってロウアドレスバッファ
Ｒ−ADBの入力部に設けられたマルチプレクサを切り換
えて、内蔵のリフレッシュアドレスカウンタにより形成
されたリフレッシュアドレス信号をロウデコーダＲ−DC
Rに伝えて一本のワード線選択と、センスアンプSAの増
幅動作とによるリフレッシュ動作（オートリフレッシ
ュ）を行う。また、リフレッシュ信号▲▼をロウ
レベルにしつづけるとタイマーが作動して、一定時間毎
にリフレッシュアドレスカウンタが補進させられて、こ
の間連続的なリフレッシュ動作（セルフリフレッシュ）
を行うものである。
レッシュアドレスカウンタ，タイマー等を含んでおり、
外部端子から供給されたリフレッシュ信号▲▼を
ロウレベルにすることにより起動される。すなわち、内
部チップイネーブル信号▲▼がハイレベルとされた
非選択（保持）状態において、リフレッシュ信号▲
▼をロウレベルにすると自動リフレッシュ回路REFC
は、図示しない制御信号によってロウアドレスバッファ
Ｒ−ADBの入力部に設けられたマルチプレクサを切り換
えて、内蔵のリフレッシュアドレスカウンタにより形成
されたリフレッシュアドレス信号をロウデコーダＲ−DC
Rに伝えて一本のワード線選択と、センスアンプSAの増
幅動作とによるリフレッシュ動作（オートリフレッシ
ュ）を行う。また、リフレッシュ信号▲▼をロウ
レベルにしつづけるとタイマーが作動して、一定時間毎
にリフレッシュアドレスカウンタが補進させられて、こ
の間連続的なリフレッシュ動作（セルフリフレッシュ）
を行うものである。
第２図には、上記カラムアドレスバッファＣ−ADBとア
ドレスカウンタ回路ADCの一実施例の回路図が示されて
いる。同図において、ＰチャンネルMOSFETは、そのチャ
ンネル部分に直線が付加されることにより、Ｎチャンネ
ルMOSFETと区別される。
ドレスカウンタ回路ADCの一実施例の回路図が示されて
いる。同図において、ＰチャンネルMOSFETは、そのチャ
ンネル部分に直線が付加されることにより、Ｎチャンネ
ルMOSFETと区別される。
同図には、代表として１ビット分のアドレスバッファの
単位回路が示されている。外部端子AYnから供給される
アドレス信号は、内部チップイネーブル信号ceによって
制御されるナンド（NAND）ゲート回路G1を介してマルチ
プレクサ回路を構成する一方の入力端子であるＰチャン
ネルMOSFETQ2とＮチャンネルMOSFETQ3のゲートに供給さ
れる。上記ＰチャンネルMOSFETQ2のソースと電源電圧Vc
cとの間には、反転の制御信号▲▼を受けるＰチャ
ンネルMOSFETQ1が設けられ、ＮチャンネルMOSFETQ3のソ
ースと回路の接地電位点との間には、制御信号csを受け
るＮチャンネルMOSFETQ4が設けられている。なお、上記
外部端子から供給されるアドレス信号AYnと内部チップ
イネーブル信号とを受けるCMOSナンドゲート回路に、上
記制御信号cs,▲▼を受けるスイッチMOSFETQ1,Q4を
付加することにより、両回路を１つの回路として構成す
るものであってもよい。
単位回路が示されている。外部端子AYnから供給される
アドレス信号は、内部チップイネーブル信号ceによって
制御されるナンド（NAND）ゲート回路G1を介してマルチ
プレクサ回路を構成する一方の入力端子であるＰチャン
ネルMOSFETQ2とＮチャンネルMOSFETQ3のゲートに供給さ
れる。上記ＰチャンネルMOSFETQ2のソースと電源電圧Vc
cとの間には、反転の制御信号▲▼を受けるＰチャ
ンネルMOSFETQ1が設けられ、ＮチャンネルMOSFETQ3のソ
ースと回路の接地電位点との間には、制御信号csを受け
るＮチャンネルMOSFETQ4が設けられている。なお、上記
外部端子から供給されるアドレス信号AYnと内部チップ
イネーブル信号とを受けるCMOSナンドゲート回路に、上
記制御信号cs,▲▼を受けるスイッチMOSFETQ1,Q4を
付加することにより、両回路を１つの回路として構成す
るものであってもよい。
上記マルチプレクサ回路の他方の入力端子であるＰチャ
ンネルMOSFETQ6とＮチャンネルMOSFETQ7のゲートには、
アドレスカウンタ回路ADCの対応された出力信号▲
▼′が供給される。これらのMOSFETQ6,Q7にも上記同様
なＰチャンネルMOSFETQ5とＮチャンネルMOSFETQ8がそれ
ぞれ設けられる。これらのMOSFETQ5,Q8のゲートは、上
記MOSFETQ1,Q4のゲートと交差接続されることによっ
て、上記制御信号cs,▲▼が交差して供給される。
ンネルMOSFETQ6とＮチャンネルMOSFETQ7のゲートには、
アドレスカウンタ回路ADCの対応された出力信号▲
▼′が供給される。これらのMOSFETQ6,Q7にも上記同様
なＰチャンネルMOSFETQ5とＮチャンネルMOSFETQ8がそれ
ぞれ設けられる。これらのMOSFETQ5,Q8のゲートは、上
記MOSFETQ1,Q4のゲートと交差接続されることによっ
て、上記制御信号cs,▲▼が交差して供給される。
上記２つの回路の出力端子は共通接続され、ラッチ回路
を構成する入力回路としてのCMOSインバータ回路IV1の
入力端子に接続される。このインバータ回路IV1は、ク
ロックドインバータ回路とされ、クロック信号φcsによ
り動作状態にされる。上記インバータ回路IV1の出力信
号は、CMOSインバータ回路IV2の入力端子に伝えられ
る。このインバータ回路IV2の出力信号は、クロックド
インバータ回路IV3を介してその入力に帰還される。こ
のクロックドインバータ回路IV3は、上記クロック信号
φcsの反転信号によって動作状態にされる。上記クロッ
クドインバータ回路IV1〜IV3によるラッチ回路は、その
動作モードに応じてクロックドシリアル信号CSがロウレ
ベルからハイレベルに変化するタイミングで、上記マル
チプレクサ回路を通した信号の取り込み動作と、クロッ
クドインバータ回路IV1が動作状態にされ、クロックド
インバータ回路IV3が非動作状態にされることにより、
マルチプレクサ回路からの信号をそのまま伝えるスタテ
ィック回路としての動作を行う。
を構成する入力回路としてのCMOSインバータ回路IV1の
入力端子に接続される。このインバータ回路IV1は、ク
ロックドインバータ回路とされ、クロック信号φcsによ
り動作状態にされる。上記インバータ回路IV1の出力信
号は、CMOSインバータ回路IV2の入力端子に伝えられ
る。このインバータ回路IV2の出力信号は、クロックド
インバータ回路IV3を介してその入力に帰還される。こ
のクロックドインバータ回路IV3は、上記クロック信号
φcsの反転信号によって動作状態にされる。上記クロッ
クドインバータ回路IV1〜IV3によるラッチ回路は、その
動作モードに応じてクロックドシリアル信号CSがロウレ
ベルからハイレベルに変化するタイミングで、上記マル
チプレクサ回路を通した信号の取り込み動作と、クロッ
クドインバータ回路IV1が動作状態にされ、クロックド
インバータ回路IV3が非動作状態にされることにより、
マルチプレクサ回路からの信号をそのまま伝えるスタテ
ィック回路としての動作を行う。
上記ラッチ回路を構成するCMOSインバータ回路IV3の出
力信号は、CMOSインバータ回路IV4の入力端子に供給さ
れ、このインバータ回路IV4の出力端子から、反転内部
アドレス信号ｉが送出される。このインバータ回路IV
4の出力信号は、CMOSインバータ回路IV5の入力端子に供
給され、このインバータ回路IV5の出力端子から非反転
の内部アドレス信号aiが送出される。
力信号は、CMOSインバータ回路IV4の入力端子に供給さ
れ、このインバータ回路IV4の出力端子から、反転内部
アドレス信号ｉが送出される。このインバータ回路IV
4の出力信号は、CMOSインバータ回路IV5の入力端子に供
給され、このインバータ回路IV5の出力端子から非反転
の内部アドレス信号aiが送出される。
アドレスカウンタ回路ADCは、縦列形態にされたフリッ
プフロップ回路FF0〜FFnと、それぞれのフリップフロッ
プ回路FF0〜FFnのセット入力にナンドゲート回路G0〜Gn
を介してアドレスバッファＣ−ADBの内部アドレス信号a
0〜anがそれぞれ供給される。これらのゲート回路G0〜G
nは、後述するように、内部アドレス信号による高速連
続動作モードにされた時に発生されるショットパルスφ
cs′によりゲートを開き、上記外部端子から供給された
アドレス信号と対応したアドレス信号が初期値として各
フリップフロップ回路FF0〜FFnに取り込まれる。また、
初段のフリップフロップ回路FF0の計数入力には、クロ
ックドシリアル信号CSに基づいて形成された内部信号cs
のエッジ、例えばハイレベルからロウレベルへの立ち下
がり時にその計数動作を行う。フリップフロップ回路FF
0のキャリー信号は、次段FF1の計数入力に供給される。
これによって、バイナリーカウンタ動作が行われる。
プフロップ回路FF0〜FFnと、それぞれのフリップフロッ
プ回路FF0〜FFnのセット入力にナンドゲート回路G0〜Gn
を介してアドレスバッファＣ−ADBの内部アドレス信号a
0〜anがそれぞれ供給される。これらのゲート回路G0〜G
nは、後述するように、内部アドレス信号による高速連
続動作モードにされた時に発生されるショットパルスφ
cs′によりゲートを開き、上記外部端子から供給された
アドレス信号と対応したアドレス信号が初期値として各
フリップフロップ回路FF0〜FFnに取り込まれる。また、
初段のフリップフロップ回路FF0の計数入力には、クロ
ックドシリアル信号CSに基づいて形成された内部信号cs
のエッジ、例えばハイレベルからロウレベルへの立ち下
がり時にその計数動作を行う。フリップフロップ回路FF
0のキャリー信号は、次段FF1の計数入力に供給される。
これによって、バイナリーカウンタ動作が行われる。
次に、第３図ないし第５図に示した各タイミング図を参
照して、上記アドレスバッファＣ−ADBとアドレスカウ
ンタ回路ADCの選択的な動作により実現される３種類の
連続アクセスモードを説明する。
照して、上記アドレスバッファＣ−ADBとアドレスカウ
ンタ回路ADCの選択的な動作により実現される３種類の
連続アクセスモードを説明する。
第３図には、スタティックカラムモードによる読み出し
動作を説明するためのタイミング図が示されている。
動作を説明するためのタイミング図が示されている。
チップイネーブル信号▲▼ハイレベルからロウレベ
ルに変化するタイミングにおいて、クロックドシリアル
信号CSがハイレベルなら、外部端子から供給されるアド
レス信号AY0〜AYnによる連続アクセスモードとされる。
スタティックカラムモードでは、上記クロックドシリア
ル信号CSは、ハイレベルのままに維持される。このよう
にすることによって、第２図に示したマルチプレクサ回
路の制御信号csがハイレベルに、▲▼がロウレベル
に固定される。この結果、ＰチャンネルMOSFETQ1とＮチ
ャンネルMOSFETQ4がオン状態に維持されるため、マルチ
プレクサ回路は外部端子側の回路が動作状態にされる。
上記チップイネーブル信号▲▼のロウレベルによ
り、内部信号ceがハイレベルにされ、外部端子から供給
されるアドレス信号AY0〜AYnは、それに対応されたナン
ドゲート回路G1等と上記マルチプレクサ回路を通してラ
ッチ回路を構成するクロックドインバータ回路IV1の入
力に伝えられる。このとき、クロック信号φcsが、例え
ばハイレベルに維持されることにより、クロックドイン
バータ回路IV1が動作状態に、帰還用のクロックドイン
バータ回路IV3が非動作状態にされる。この結果、ラッ
チ回路は、その入力信号をそのまま伝えるバッファ回路
としての動作を行うものとなる。
ルに変化するタイミングにおいて、クロックドシリアル
信号CSがハイレベルなら、外部端子から供給されるアド
レス信号AY0〜AYnによる連続アクセスモードとされる。
スタティックカラムモードでは、上記クロックドシリア
ル信号CSは、ハイレベルのままに維持される。このよう
にすることによって、第２図に示したマルチプレクサ回
路の制御信号csがハイレベルに、▲▼がロウレベル
に固定される。この結果、ＰチャンネルMOSFETQ1とＮチ
ャンネルMOSFETQ4がオン状態に維持されるため、マルチ
プレクサ回路は外部端子側の回路が動作状態にされる。
上記チップイネーブル信号▲▼のロウレベルによ
り、内部信号ceがハイレベルにされ、外部端子から供給
されるアドレス信号AY0〜AYnは、それに対応されたナン
ドゲート回路G1等と上記マルチプレクサ回路を通してラ
ッチ回路を構成するクロックドインバータ回路IV1の入
力に伝えられる。このとき、クロック信号φcsが、例え
ばハイレベルに維持されることにより、クロックドイン
バータ回路IV1が動作状態に、帰還用のクロックドイン
バータ回路IV3が非動作状態にされる。この結果、ラッ
チ回路は、その入力信号をそのまま伝えるバッファ回路
としての動作を行うものとなる。
したがって、外部端子から供給されるロウ系のアドレス
信号AXとカラム系のアドレス信号AYにより、メモリセル
の選択動作が行われる。例えば、図示しないが、ライト
イネーブル信号▲▼がハイレベルの読み出し動作の
時、出力イネーブル信号▲▼がロウレベルにされる
と、選択されたメモリセルの記憶情報Doutが外部端子Ｄ
へ送出される。上記状態において、カラム系のアドレス
信号AY（AY0〜AYn）を変化させると、上記アドレスバッ
ファＣ−ADBがこれに応答して内部アドレス信号を変化
させる。これにより、カラムデコーダＣ−DCR1又はＣ−
DCR2がそれを解読してカラムスイッチ回路の切り換えが
行われ、その都度切り換えられたメモリアレイの相補デ
ータ線の信号が外部端子Ｄへ送出される。以上がスタテ
ィックカラムモードでの読み出し動作である。このスタ
ティックカラムモードでは、任意のタイミングでのアド
レス切り換えによる連続アクセスが可能にされる。な
お、書込み動作の場合には、上記アドレス信号AYの変化
に同期して外部端子Ｄへ書込み信号Dinを供給すること
によって、連続的な書込み動作が実行される。
信号AXとカラム系のアドレス信号AYにより、メモリセル
の選択動作が行われる。例えば、図示しないが、ライト
イネーブル信号▲▼がハイレベルの読み出し動作の
時、出力イネーブル信号▲▼がロウレベルにされる
と、選択されたメモリセルの記憶情報Doutが外部端子Ｄ
へ送出される。上記状態において、カラム系のアドレス
信号AY（AY0〜AYn）を変化させると、上記アドレスバッ
ファＣ−ADBがこれに応答して内部アドレス信号を変化
させる。これにより、カラムデコーダＣ−DCR1又はＣ−
DCR2がそれを解読してカラムスイッチ回路の切り換えが
行われ、その都度切り換えられたメモリアレイの相補デ
ータ線の信号が外部端子Ｄへ送出される。以上がスタテ
ィックカラムモードでの読み出し動作である。このスタ
ティックカラムモードでは、任意のタイミングでのアド
レス切り換えによる連続アクセスが可能にされる。な
お、書込み動作の場合には、上記アドレス信号AYの変化
に同期して外部端子Ｄへ書込み信号Dinを供給すること
によって、連続的な書込み動作が実行される。
第４図には、ページモードによる読み出し動作を説明す
るためのタイミング図が示されている。
るためのタイミング図が示されている。
上記同様に、チップイネーブル▲▼がハイレベルか
らロウレベルに変化するタイミングにおいて、クロック
ドシリアル信号CSがハイレベルなら、外部端子から供給
されるアドレス信号AY0〜AYnによる連続アクセスモード
される。上記クロックドシリアル信号CSは、最初の１サ
イクル期間においてハイレベルのままに維持される。こ
れにより、上記スタティックカラムモードと同様に、最
初の８ビット分の読み出し動作が行われる。ページモー
ドでは、高速アクセスを実現するため、カラム系のアド
レス切り換えをクロック信号により同期して行う。この
実施例では、上記クロックドシリアル信号CSが上記アド
レス切り換えのためのクロック信号として使用される。
すなわち、クロックドシリアル信号CSをロウレベルにす
ると、ラッチ回路の入力インバータ回路IV1が非動作状
態に、帰還用インバータ回路IV3が動作状態にされる。
これにより、外部端子から供給されるアドレス信号AYが
無効にされ、前に取り込んだアドレス信号を一旦保持す
る。次に、クロックドシリアル信号CSをロウレベルから
ハイレベルに変化させると、このタイミングにおいて、
一時的に入力用インバータ回路IV1が動作状態に、帰還
用インバータ回路IV3が非動作状態にされる。この結
果、上記クロックドシリアル信号CSのハイレベルへの立
ち上がりエッジにおいて、外部端子から供給されたアド
レス信号AY（AY0〜AYn）の取り込みと保持が行われ、こ
のラッチ回路の出力信号により内部アドレス信号が形成
される。このようなタイミング信号による外部アドレス
信号の取り込み方式により、アドレス信号のスキューを
考慮することなく、直ちにカラム切り換えを行うことが
できるので、高速な連続アクセス（ページモード）を実
現できるものである。なお、書込み動作の場合には、上
記クロックドシリアル信号CSと同期して外部端子Ｄへ書
込み信号Dinを供給することによって、連続的な書込み
動作が実行される。
らロウレベルに変化するタイミングにおいて、クロック
ドシリアル信号CSがハイレベルなら、外部端子から供給
されるアドレス信号AY0〜AYnによる連続アクセスモード
される。上記クロックドシリアル信号CSは、最初の１サ
イクル期間においてハイレベルのままに維持される。こ
れにより、上記スタティックカラムモードと同様に、最
初の８ビット分の読み出し動作が行われる。ページモー
ドでは、高速アクセスを実現するため、カラム系のアド
レス切り換えをクロック信号により同期して行う。この
実施例では、上記クロックドシリアル信号CSが上記アド
レス切り換えのためのクロック信号として使用される。
すなわち、クロックドシリアル信号CSをロウレベルにす
ると、ラッチ回路の入力インバータ回路IV1が非動作状
態に、帰還用インバータ回路IV3が動作状態にされる。
これにより、外部端子から供給されるアドレス信号AYが
無効にされ、前に取り込んだアドレス信号を一旦保持す
る。次に、クロックドシリアル信号CSをロウレベルから
ハイレベルに変化させると、このタイミングにおいて、
一時的に入力用インバータ回路IV1が動作状態に、帰還
用インバータ回路IV3が非動作状態にされる。この結
果、上記クロックドシリアル信号CSのハイレベルへの立
ち上がりエッジにおいて、外部端子から供給されたアド
レス信号AY（AY0〜AYn）の取り込みと保持が行われ、こ
のラッチ回路の出力信号により内部アドレス信号が形成
される。このようなタイミング信号による外部アドレス
信号の取り込み方式により、アドレス信号のスキューを
考慮することなく、直ちにカラム切り換えを行うことが
できるので、高速な連続アクセス（ページモード）を実
現できるものである。なお、書込み動作の場合には、上
記クロックドシリアル信号CSと同期して外部端子Ｄへ書
込み信号Dinを供給することによって、連続的な書込み
動作が実行される。
第５図には、高速シリアルモード（拡張ニブルモード）
による読み出し動作を説明するためのタイミング図が示
されている。
による読み出し動作を説明するためのタイミング図が示
されている。
チップイネーブル信号▲▼がハイレベルからロウレ
ベルに変化するタイミングにおいて、クロックドシリア
ル信号CSがロウレベルなら、内部回路で形成されるアド
レス信号による連続アクセスモード（高速シリアルモー
ド）とされる。高速シリアルモードにおいては、外部端
子から供給されるアドレス信号AYの取り込みのために、
チップイネーブル信号▲▼がロウレベルにされたタ
イミングで一時的に第２図に示したマルチプレクサ回路
の制御信号csがハイレベルに、▲▼がロウレベルに
される。この結果、外部端子から供給されるアドレス信
号AYの取り込みが行われ、これらのアドレス信号AYは、
そのときに発生するタイミング信号φcs′によってアド
レスカウンタ回路ADCに初期値として取り込まれる。
ベルに変化するタイミングにおいて、クロックドシリア
ル信号CSがロウレベルなら、内部回路で形成されるアド
レス信号による連続アクセスモード（高速シリアルモー
ド）とされる。高速シリアルモードにおいては、外部端
子から供給されるアドレス信号AYの取り込みのために、
チップイネーブル信号▲▼がロウレベルにされたタ
イミングで一時的に第２図に示したマルチプレクサ回路
の制御信号csがハイレベルに、▲▼がロウレベルに
される。この結果、外部端子から供給されるアドレス信
号AYの取り込みが行われ、これらのアドレス信号AYは、
そのときに発生するタイミング信号φcs′によってアド
レスカウンタ回路ADCに初期値として取り込まれる。
上記クロックドシリアル信号CSのロウレベルにより、マ
ルチプレクサ回路の制御信号csがロウレベルに、▲
▼がハイレベルにされる結果、ＰチャンネルMOSFETQ5と
ＮチャンネルMOSFETQ8がオン状態になり、マルチプレク
サ回路はアドレスカウンタ回路ADC側の回路が動作状態
にされる。これにより、上記取り込まれたアドレス信号
AYに対応された内部アドレス信号▲▼′等がラッチ
回路に伝えられる。そして、特に制限されないが、クロ
ックドシリアル信号CSがハイレベルにされたタイミング
において、カラム系の選択動作が開始される。上記クロ
ックドシリアル信号CSのハイレベルの立ち上がりにおい
て、前記ページモードと同様に、ラッチ回路の入力用イ
ンバータ回路IV1が一時的に動作状態に、帰還用インバ
ータIV3が非動作状態にされる。これにより、上記初期
値アドレス信号に対応されたアドレス信号▲▼′等
の取り込みと保持が行われ、このラッチ回路の出力信号
により内部アドレス信号が形成される。このカラムデコ
ーダ回路Ｃ−DCR1又はＣ−DCR2は、このアドレス信号を
解読してデータ線選択信号を形成するので、既に取り込
まれているロウ系のアドレス信号AXに従って選ばれてい
るワード線に結合されたメモリセルのうち、上記アドレ
ス信号▲▼′等により選択されたデータ線に結合さ
れたメモリセルからの記憶情報が外部端子Ｄへ送出され
る。上記クロックドシリアル信号CSをロウレベルに変化
させると、アドレスカウンタ回路ADCの計数動作が行わ
れ、その歩進されたアドレス信号が、上記クロックドシ
リアル信号CSのロウレベルによって制御信号csがロウレ
ベルに、▲▼がハイレベルにされるため、上記同様
にラッチ回路の入力に伝えられる。クロックドシリアル
信号CSをロウレベルからハイレベルに変化させると、こ
のタイミングにおいて、ラッチ回路が上記歩進されたア
ドレス信号の取り込み保持を行うため、カラム系の内部
アドレス信号が変化される。これに応じてカラム切り換
え動作が行われ、連続読み出し動作が行われる。この高
速シリアルモードでは、前記のように外部端子からアド
レス信号を供給するスタティックカラムモードのように
アドレス信号のスキューを考慮する必要が無いから、そ
の分高速アクセス動作を行うことができる。なお、書込
み動作のときには、上記クロックドシリアル信号に同期
して外部端子Ｄへ書込み信号Dinを供給すればよい。
ルチプレクサ回路の制御信号csがロウレベルに、▲
▼がハイレベルにされる結果、ＰチャンネルMOSFETQ5と
ＮチャンネルMOSFETQ8がオン状態になり、マルチプレク
サ回路はアドレスカウンタ回路ADC側の回路が動作状態
にされる。これにより、上記取り込まれたアドレス信号
AYに対応された内部アドレス信号▲▼′等がラッチ
回路に伝えられる。そして、特に制限されないが、クロ
ックドシリアル信号CSがハイレベルにされたタイミング
において、カラム系の選択動作が開始される。上記クロ
ックドシリアル信号CSのハイレベルの立ち上がりにおい
て、前記ページモードと同様に、ラッチ回路の入力用イ
ンバータ回路IV1が一時的に動作状態に、帰還用インバ
ータIV3が非動作状態にされる。これにより、上記初期
値アドレス信号に対応されたアドレス信号▲▼′等
の取り込みと保持が行われ、このラッチ回路の出力信号
により内部アドレス信号が形成される。このカラムデコ
ーダ回路Ｃ−DCR1又はＣ−DCR2は、このアドレス信号を
解読してデータ線選択信号を形成するので、既に取り込
まれているロウ系のアドレス信号AXに従って選ばれてい
るワード線に結合されたメモリセルのうち、上記アドレ
ス信号▲▼′等により選択されたデータ線に結合さ
れたメモリセルからの記憶情報が外部端子Ｄへ送出され
る。上記クロックドシリアル信号CSをロウレベルに変化
させると、アドレスカウンタ回路ADCの計数動作が行わ
れ、その歩進されたアドレス信号が、上記クロックドシ
リアル信号CSのロウレベルによって制御信号csがロウレ
ベルに、▲▼がハイレベルにされるため、上記同様
にラッチ回路の入力に伝えられる。クロックドシリアル
信号CSをロウレベルからハイレベルに変化させると、こ
のタイミングにおいて、ラッチ回路が上記歩進されたア
ドレス信号の取り込み保持を行うため、カラム系の内部
アドレス信号が変化される。これに応じてカラム切り換
え動作が行われ、連続読み出し動作が行われる。この高
速シリアルモードでは、前記のように外部端子からアド
レス信号を供給するスタティックカラムモードのように
アドレス信号のスキューを考慮する必要が無いから、そ
の分高速アクセス動作を行うことができる。なお、書込
み動作のときには、上記クロックドシリアル信号に同期
して外部端子Ｄへ書込み信号Dinを供給すればよい。
（１）アドレスバッファに外部端子から供給されるアド
レス信号をそのまま伝える機能と、外部端子から供給さ
れる所定の制御信号のエッジに同期して外部端子から供
給されるアドレス信号を保持するラッチ機能を設けるこ
とにより、スタティックカラムモードのような非同期で
のアドレス切り換えによる連続アクセスモードと、ペー
ジモードのような連続アクセスモードの両機能を併せ持
つ半導体記憶装置を得ることができるという効果が得ら
れる。
レス信号をそのまま伝える機能と、外部端子から供給さ
れる所定の制御信号のエッジに同期して外部端子から供
給されるアドレス信号を保持するラッチ機能を設けるこ
とにより、スタティックカラムモードのような非同期で
のアドレス切り換えによる連続アクセスモードと、ペー
ジモードのような連続アクセスモードの両機能を併せ持
つ半導体記憶装置を得ることができるという効果が得ら
れる。
（２）アドレスバッファにマルチプレクサ機能を付加す
ることにより、外部端子からのアドレス信号と内部で形
成されたアドレス信号とを選択的に受け付けるように
し、これらを外部制御端子で制御することにより、アド
レス信号のスキューを考慮することなく、高速にメモリ
セルの連続アクセスを行うことができるという機能を持
たせることができるという効果が得られる。
ることにより、外部端子からのアドレス信号と内部で形
成されたアドレス信号とを選択的に受け付けるように
し、これらを外部制御端子で制御することにより、アド
レス信号のスキューを考慮することなく、高速にメモリ
セルの連続アクセスを行うことができるという機能を持
たせることができるという効果が得られる。
（３）上記（１）及び／又は（２）により、２ないし３
種類の連続アクセスモードの中から、そのシステム又は
その時々の動作形態に応じて最も適切な連続アクセスモ
ードを選ぶことができるという効果が得られる。
種類の連続アクセスモードの中から、そのシステム又は
その時々の動作形態に応じて最も適切な連続アクセスモ
ードを選ぶことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、クロックドシ
リアル信号CSは、動作モードを指示する制御信号と、ク
ロック信号から構成されてもよい。また、アドレスバッ
ファに設けられるマルチプレクサ回路及びッチ回路と、
アドレスカウンタ回路の具体的回路は、種々の実施形態
を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、クロックドシ
リアル信号CSは、動作モードを指示する制御信号と、ク
ロック信号から構成されてもよい。また、アドレスバッ
ファに設けられるマルチプレクサ回路及びッチ回路と、
アドレスカウンタ回路の具体的回路は、種々の実施形態
を採ることができるものである。
さらに、外部アドレス信号は、共通の外部端子からロウ
アドレスストローブ信号▲▼とカラムアドレスス
トローブ信号▲▼により時系列的に供給するもの
としてもよい。この場合、カラムアドレスストローブ信
号▲▼に基づいて上記アドレスバッファに設けら
れるラッチ回路に供給されるクロック信号を形成するも
のとすればよく、上記高速シリアル動作モードとページ
モードとを区別するための制御信号を追加すればよい。
アドレスストローブ信号▲▼とカラムアドレスス
トローブ信号▲▼により時系列的に供給するもの
としてもよい。この場合、カラムアドレスストローブ信
号▲▼に基づいて上記アドレスバッファに設けら
れるラッチ回路に供給されるクロック信号を形成するも
のとすればよく、上記高速シリアル動作モードとページ
モードとを区別するための制御信号を追加すればよい。
この発明は、少なくともカラム系選択回路がスタティッ
ク型回路により構成されるダイナミック型RAMの他、ス
タティック型RAM等にも同様に利用することができるも
のである。
ク型回路により構成されるダイナミック型RAMの他、ス
タティック型RAM等にも同様に利用することができるも
のである。
第１図は、この発明に係るダイナミック型RAMの一実施
例を示す内部構成ブロック図、 第２図は、そのアドレスバッファとアドレスバッファの
一実施例を示す回路図、 第３図は、その動作の１つであるスタティックカラムモ
ードを説明するためのタイミング図、 第４図は、その動作の他の１つであるページモードを説
明するためのタイミング図、 第５図は、その動作の更に他の１つである高速シリアル
モードを説明するためのタイミング図である。 Ｍ−ARY1,M−ARY2……メモリアレイ、SA1,SA2……セン
スアンプ、Ｒ−ADB……ロウアドレスバッファ、Ｃ−SW
1,C−SW2……カラムスイッチ、Ｃ−ADB……カラムアド
レスバッファ、Ｒ−DCR……ロウアドレスデコーダ、Ｃ
−DCR1,C−DCR2……カラムアドレスデコーダ、MA1,MA2
……メインアンプ、TG……内部制御信号発生回路、ATD
……アドレス信号変化検出回路,I/O……入出力回路、AD
C……アドレスカウンタ回路、REFC……自動リフレッシ
ュ回路
例を示す内部構成ブロック図、 第２図は、そのアドレスバッファとアドレスバッファの
一実施例を示す回路図、 第３図は、その動作の１つであるスタティックカラムモ
ードを説明するためのタイミング図、 第４図は、その動作の他の１つであるページモードを説
明するためのタイミング図、 第５図は、その動作の更に他の１つである高速シリアル
モードを説明するためのタイミング図である。 Ｍ−ARY1,M−ARY2……メモリアレイ、SA1,SA2……セン
スアンプ、Ｒ−ADB……ロウアドレスバッファ、Ｃ−SW
1,C−SW2……カラムスイッチ、Ｃ−ADB……カラムアド
レスバッファ、Ｒ−DCR……ロウアドレスデコーダ、Ｃ
−DCR1,C−DCR2……カラムアドレスデコーダ、MA1,MA2
……メインアンプ、TG……内部制御信号発生回路、ATD
……アドレス信号変化検出回路,I/O……入出力回路、AD
C……アドレスカウンタ回路、REFC……自動リフレッシ
ュ回路
Claims (2)
- 【請求項１】複数のワード線とデータ線との交点にダイ
ナミック型メモリセルがマトリックス配置されてなるメ
モリアレイと、 かかるメモリアレイのワード線及びデータ線の選択信号
を形成し、少なくともデータ線の選択信号を形成するカ
ラム系回路がスタティック型回路により構成されアドレ
ス選択回路と、 外部端子から供給されたカラム系のアドレス信号と内部
のアドレスカウンタで形成された内部アドレス信号を選
択的に伝えるマルチプレクサ回路と、 上記マルチプレクサ回路の出力信号を受けて上記カラム
系のアドレス選択回路に伝えるスルーラッチ回路と、 上記スルーラッチ回路を通したアドレス信号を上記アド
レスカウンタの初期値として伝えるゲート回路と、 外部端子から供給された少なくともチップイネーブル信
号及びクロックドシリアル信号とを受けて動作モードの
判定とその動作に必要なタイミング信号を発生させる内
部制御信号発生回路とを備え、 上記内部制御信号発生回路は、チップイネーブル信号が
活性化されるタイミングでクロックドシリアル信号が一
方のレベルのままに維持されたなら上記マルチプレクサ
回路により外部端子から供給されたアドレス信号を伝え
るとともにスルーラッチ回路をスルー状態にしてアドレ
ス選択動作を行わせるというスタティックカラムモード
とし、上記クロックドシリアル信号が一方のレベルから
他方のレベルに変化されたならそれに同期して外部端子
から入力されたアドレス信号をスルーして取り込み、そ
れが一方のレベルにされたときに取り込んだアドレス信
号をラッチしてカラム選択動作を行わせるページモード
とし、 チップイネーブル信号が活性化されるタイミングでクロ
ックシリアル信号が他方のレベルのときには、そのタイ
ミングにおいて一時的に上記マルチプレクサ回路及びゲ
ート回路を制御して外部端子から供給されたアドレス信
号をアドレスカウンタに初期設定した後にかかるマルチ
プレクサ回路を切り替えてアドレスカウンタの出力を伝
えるようにし、上記クロックドシリアル信号が他方のレ
ベルのときにスルーして取り込み、それが一方のレベル
にされたときに取り込んだアドレス信号をラッチしてカ
ラム選択動作と上記アドレスカウンタの歩進動作を行わ
せる高速シリアルモードとするものであることを特徴と
する半導体記憶装置。 - 【請求項２】上記内部制御信号発生回路には、出力イネ
ーブル信号とライトイネーブル信号及びアドレス信号変
化検出信号が供給され、書き込み／読み出しモードとそ
れに対応した内部アドレス選択回路に必要とされる各種
タイミング信号も形成されるものであることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189502A JPH0736269B2 (ja) | 1985-08-30 | 1985-08-30 | 半導体記憶装置 |
| US06/902,564 US4802135A (en) | 1985-08-30 | 1986-09-02 | Semiconductor memory having multiple continuous access functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60189502A JPH0736269B2 (ja) | 1985-08-30 | 1985-08-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251093A JPS6251093A (ja) | 1987-03-05 |
| JPH0736269B2 true JPH0736269B2 (ja) | 1995-04-19 |
Family
ID=16242341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189502A Expired - Lifetime JPH0736269B2 (ja) | 1985-08-30 | 1985-08-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4802135A (ja) |
| JP (1) | JPH0736269B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165039A (en) * | 1986-03-28 | 1992-11-17 | Texas Instruments Incorporated | Register file for bit slice processor with simultaneous accessing of plural memory array cells |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
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