JPH0340536B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、マイクロコンピユータ等の集積回路
の出力端子に信号を出力するための出力回路に関
する。

(ロ) 従来の技術 一般に、半導体集積回路の出力端子には、信号
を出力するための出力回路が内蔵される。特に、
ワンチツプマイクロコンピユータ等の出力回路
は、本願出願人が昭和58年11月30日に発行した
「マイコン資料シリーズNo.13 LC6500シリーズ
ユーザーズマニユアル」の第20頁に示される如
く、出力すべき信号を記憶するラツチ回路で構成
されている。

従来、マイクロコンピユータの出力回路に内蔵
されるラツチ回路は、第３図に示される如く、内
部から送出された信号を記憶するためのスタテイ
ツクラツチ１と、スタテイツクラツチ１の出力を
記憶するダイナミツクラツチ２とから構成され、
ダイナミツクラツチ２の出力が出力端子３にドレ
インが接続されたMOSFET４のゲートに印加さ
れている。スタテイツクラツチ１は出力命令の実
行時に所定のタイミングで出力されるパルスCL
により、入力端子Ｄから信号を入力し記憶する。
また、スタテイツクラツチ１の出力と接地間に
は、ゲートにリセツト信号線６が接続された
MOSFET５が設けられてあり、リセツト信号が
印加されるとMOSFET５がオンとなりスタテイ
ツクラツチ１がリセツトされる。一方、ダイナミ
ツクラツチ２は、内部クロツクCPのパルスによ
り定期的にスタテイツクラツチ１の出力を入力し
て、その内容を記憶保持する。そして、ダイナミ
ツクラツチ２の出力によりMOSFET４が制御さ
れ、信号が出力端子３より出力され、出力端子３
に接続される発光ダイオードやリレー等を駆動す
るトランジスタ等が制御される。

(ハ) 発明が解決しようとする問題点 第３図に示された出力回路に於いて、マイクロ
コンピユータの電源を投入した場合には、イニシ
ヤルリセツト信号がリセツト信号線に印加される
ため、スタテイツクラツチ１はリセツト状態とな
り、また、ダイナミツクラツチ２もスタテイツク
ラツチ１の出力を受けてリセツト状態となる。即
ち、イニシヤルリセツト時に於いては、出力端子
３の信号は必ず所定の状態となる。しかしなが
ら、電源投入時に於いて、印加された電源電圧
が、内部クロツクが発生しないような低電圧領
域、例えば、発振回路の発振が開始するまでの電
圧では、スタテイツクラツチ１はイニシヤルリセ
ツト信号によつてリセツトされても、クロツク
CPが供給されないダイナミツクラツチ２は出力
が不定となる。従つて、このようなマイクロコン
ピユータを用いた場合には、電源投入時に出力端
子３に接続された発光ダイオードがちらついた
り、リレーが一瞬オンとなつて誤動作をする欠点
があつた。

(ニ) 問題点を解決するための手段 本発明は上述した点に鑑みて為されたものであ
り、スタテイツクラツチのセツト入力及びリセツ
ト入力と所定電位レベルの間に、リセツト信号線
がゲートに接続された第１のMOSFETと、ゲー
ト及びソースが接続され、エンハンスメント型あ
るいはデプレツシヨン型の一方に選択的に設定さ
れる第２のMOSFETとが、各々直列接続され、
ダイナミツクラツチのラツチ動作を制御するクロ
ツク入力に、内部で作成されたクロツク信号及び
リセツト信号が印加されたORゲートの出力が接
続されるものである。

(ホ) 作用 本発明によれば、電源投入時に印加されるイニ
シヤルリセツト信号により第１のMOSFETがオ
ンとなり、第２のMOSFETがエンハンスメント
型であるかデプレツシヨン型であるかによつて、
スタテイツクラツチがセツトあるいはリセツトさ
れ、また、イニシヤルリセツト信号によりダイナ
ミツクラツチがスタテイツクラツチの出力を取り
込んでリセツト状態になる。

(ヘ) 実施例 第１図は、本発明の実施例を示す回路図であ
り、内部から送出される信号を記憶するためのス
タテイツクラツチ７と、スタテイツクラツチ７の
出力信号を記憶するダイナミツクラツチ８と、ダ
イナミツクラツチ８の出力によつて制御され、ド
レインが出力端子９に接続されたMOSFET１０
とが設けられる。スタテイツクラツチ７は、継続
接続されたインバータ１１，１２の入出力間に、
インバータ１３によつて反転されたクロツク信号
CLによつて制御されるデータ保持ループ用の
MOSFET１４が接続され、クロツク信号CLによ
つて制御されるMOSFET１５が入力端子Ｄとイ
ンバータ１２の間に設けられて成る。また、ダイ
ナミツクラツチ８は、インバータ１６，１７が継
続接続され、インバータ１７の入力とスタテイツ
クラツチ７の出力の間にはMOSFET１８が接続
されて成る。スタテイツクラツチ７に於いて、イ
ンバータ１２の出力はセツト入力として用いら
れ、インバータ１１の出力はリセツト入力として
用いられる。このセツト入力及びリセツト入力と
接地との間には、ゲートがリセツト信号線１９に
接続された第１のMOSFET２０，２１と、ゲー
トとソースが接続された第２のMOSFET２２，
２３とが、各々直列接続されている。MOSFET
２２，２３は、集積回路の製造時にマスクによつ
てエンハンスメント型あるいはデプレツシヨン型
のいずれかに選択される。これにより、電源投入
時にリセツト信号線１９にイニシヤルリセツト信
号が送出されると、スタテイツクラツチ７のセツ
トあるいはリセツトが為される。一方、ダイナミ
ツクラツチ８のMOSFET１８のゲートには、内
部で発生されたクロツク信号CPとリセツト信号
線１９を入力とするORゲート２４の出力が接続
されている。ORゲート２４の出力は、出力端子
９が多数設けられている場合には、各々の出力端
子に対応する出力回路のダイナミツクラツチ８の
MOSFET１８に共通に接続される。従つて、ダ
イナミツクラツチ８は、定期的に出力されるクロ
ツク信号CP、及び、電源投入時にリセツト信号
線１９に送出されるイニシヤルリセツト信号によ
り、スタテイツクラツチ７の出力を入力し記憶保
持する。

第１図に於いて、電源投入時に於いて、出力端
子９の出力を電流の流れ込まない状態、即ち、
“１”の状態となるように設定する場合には、
MOSFET２３をデプレツシヨン型とし、
MOSFET２２をエンハンスメント型に設定す
る。この場合、イニシヤルリセツト信号が発生す
るとMOSFET２０，２１がオンとなり、常時オ
ン状態にあるMOSFET２３によつてインバータ
１１の出力レベルが接地レベルに引き下げられ、
スタテイツクラツチ７のリセツトが為される。同
時にORゲート２４の出力によりMOSFET１８
がオンするため、接地レベルに引き下げられたイ
ンバータ１１の出力がインバータ１７の入力に印
加されたダイナミツクラツチ８はリセツト状態と
なり、MOSFET１０はオフとなる。一方、電源
投入時に出力端子９の出力を電流が流れ込む状
態、即ち、“０”の状態となるように設定する場
合には、MOSFET２３をエンハンスメント型と
し、MOSFET２２をデプレツシヨン型とする。
この場合には、イニシヤルリセツト信号の発生に
より、スタテイツクラツチ７はセツトされ、ダイ
ナミツクラツチ８もセツト状態となり、
MOSFET１０はオンとなる。

従つて、第１図の実施例に於いては、電源投入
時の電源電圧が低電圧領域で、クロツク信号CP
が発生しない状態でもスタテイツクラツチ７及び
ダイナミツクラツチ８のセツトあるいはリセツト
が任意に行える。

一方、第１図の実施例に於いて、電源投入時に
スタテイツクラツチ７がセツトされるように設定
した場合、インバータ１１の出力は電源電圧V_DD
レベルとなるが、インバータ１７の入力電圧は、
オンとなるMOSFET１８のスレツシヨルド電圧
Vt（バツクゲートバイアスを含む）だけ低下する
電圧となる。更に、この電圧がインバータ１７の
“１”レベルとして伝達されなければならないた
め、最小動作電源電圧V_DDminは、Vt^*＋Vtとな
る。ここで、Vt^*はインバータ１７のスレツシヨ
ルド電圧である。従つて、最小動作電源電圧V_DD
mnは、Vtだけ、例えば1V程度高くなつている。
また、電源投入時にスタテイツクラツチ７がリセ
ツトされるように設定した場合には、インバータ
１７の入力電圧は接地レベルとなるため上記のよ
うな問題はない。

そこで、最小動作電圧を低下させるために第２
図に示す回路が考えられる。第２図の回路は第１
図に示された回路に第１のMOSFET２５と第２
のMOSFET２６を設けたものである。即ち、ダ
イナミツクラツチ８のセツト入力となるインバー
タ１７の出力と接地の間に、ゲートにリセツト信
号線１９が第１のMOSFET２５とゲートとソー
スが接続された第２のMOSFET２６が直列接続
され、MOSFET２６は、ダイナミツクラツチ８
をセツト状態にするときはデプレツシヨン型に設
定され、ダイナミツクラツチ８をリセツト状態と
するときはエンハンスメント型に設定される。こ
れにより、セツト状態となるように設定された場
合、電源電圧がVt^*＋Vtにならなくとも、
MOSFET２５及び２６によりインバータ１６の
入力が強制的に接地レベルに引き下げられるた
め、ダイナミツクラツチ８はセツト状態となる。
よつて、最小動作電源電圧が減少するものであ
る。

(ト) 発明の効果 上述の如く本発明によれば、電源投入時に出力
端子から出力される信号を予め任意に設定できる
自由度があり、また、電源投入時に印加される電
源電圧がクロツク信号の発生しない低電圧領域に
あつても確実に出力端子の信号が決定され、外部
接続された装置の誤動作が防止される。また、最
小動作電源電圧も減少できるとともに構成する素
子数が減少する利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図
は他の実施例を示す回路図、第３図は従来例を示
す回路図である。 主な図番の説明、７……スタテイツクラツチ、
８……ダイナミツクラツチ、９……出力端子、１
０……MOSFET、２０，２１，２５……第１の
MOSFET、２２，２３，２６……第２の
MOSFET、２４……ORゲート。

Claims (1)

【特許請求の範囲】
1. １ 出力すべき信号を記憶するスタテイツクラツ
   チと、該スタテイツクラツチの出力を内部クロツ
   クパルスによつて入力し記憶するダイナミツクラ
   ツチから成る集積回路装置の出力回路に於いて、
   前記スタテイツクラツチのセツト入力及びリセツ
   ト入力と所定電圧レベルの間に、リセツト信号線
   がゲートに接続された第１のMOSFETとゲート
   及びソースが接続された第２のMOSFETが各々
   直列接続され、前記ダイナミツクラツチのラツチ
   動作を制御するクロツク入力に、内部で作成され
   たクロツク信号及びリセツト信号が印加された
   ORゲートの出力が接続されると共に前記スタテ
   イツクラツチのセツト入力とリセツト入力に各々
   接続された第2MOSFETのいずれか一方がエン
   ハンスメント型、他方がデプレツシヨン型に選択
   されてなる集積回路装置の出力回路。