JPH0340535B2 - - Google Patents
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- Publication number
- JPH0340535B2 JPH0340535B2 JP60007818A JP781885A JPH0340535B2 JP H0340535 B2 JPH0340535 B2 JP H0340535B2 JP 60007818 A JP60007818 A JP 60007818A JP 781885 A JP781885 A JP 781885A JP H0340535 B2 JPH0340535 B2 JP H0340535B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clutch
- circuit
- mosfet
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、マイクロコンピユータ等の集積回路
の出力端子に信号を出力するための出力回路に関
する。
の出力端子に信号を出力するための出力回路に関
する。
(ロ) 従来の技術
一般に、半導体集積回路の出力端子には、信号
を出力するための出力回路が内蔵される。特に、
ワンチツプマイクロコンピユータ等の出力回路
は、本願出願人が昭和58年11月30日に発行した
「マイコン資料シリーズNo.13 LC6500シリーズ
ユーザーズマニユアル」の第20頁に示される如
く、出力すべき信号を記憶するラツチ回路で構成
されている。
を出力するための出力回路が内蔵される。特に、
ワンチツプマイクロコンピユータ等の出力回路
は、本願出願人が昭和58年11月30日に発行した
「マイコン資料シリーズNo.13 LC6500シリーズ
ユーザーズマニユアル」の第20頁に示される如
く、出力すべき信号を記憶するラツチ回路で構成
されている。
従来、マイクロコンピユータの出力回路に内蔵
されるラツチ回路は、第２図に示される如く、内
部から送出された信号を記憶するためのスタテイ
ツクラツチ１と、スタテイツクラツチ１の出力を
記憶するダイナミツクラツチ２とから構成され、
ダイナミツクラツチ２の出力が出力端子３にドレ
インが接続されたMOSFET４のゲートに印加さ
れている。スタテイツクラツチ１は出力命令の実
行時に所定のタイミングで出力されるパルスCL
により、入力端子Ｄから信号を入力し記憶する。
また、スタテイツクラツチ１の出力と接地間に
は、ゲートにリセツト信号線６が接続された
MOSFET５が設けられてあり、リセツト信号が
印加されるとMOSFET５がオンとなりスタテイ
ツクラツチ１がリセツトされる。一方、ダイナミ
ツクラツチ２は、内部クロツクCP1のパルスによ
り定期的にスタテイツクラツチ１の出力を入力し
て、その内容を記憶保持する。そして、ダイナミ
ツクラツチ２の出力によりMOSFET４が制御さ
れ、信号が出力端子３より出力され、出力端子３
に接続される発光ダイオードやリレー等を駆動す
るトランジスタ等が制御される。
されるラツチ回路は、第２図に示される如く、内
部から送出された信号を記憶するためのスタテイ
ツクラツチ１と、スタテイツクラツチ１の出力を
記憶するダイナミツクラツチ２とから構成され、
ダイナミツクラツチ２の出力が出力端子３にドレ
インが接続されたMOSFET４のゲートに印加さ
れている。スタテイツクラツチ１は出力命令の実
行時に所定のタイミングで出力されるパルスCL
により、入力端子Ｄから信号を入力し記憶する。
また、スタテイツクラツチ１の出力と接地間に
は、ゲートにリセツト信号線６が接続された
MOSFET５が設けられてあり、リセツト信号が
印加されるとMOSFET５がオンとなりスタテイ
ツクラツチ１がリセツトされる。一方、ダイナミ
ツクラツチ２は、内部クロツクCP1のパルスによ
り定期的にスタテイツクラツチ１の出力を入力し
て、その内容を記憶保持する。そして、ダイナミ
ツクラツチ２の出力によりMOSFET４が制御さ
れ、信号が出力端子３より出力され、出力端子３
に接続される発光ダイオードやリレー等を駆動す
るトランジスタ等が制御される。
(ハ) 発明が解決しようとする問題点
第２図に示された出力回路に於いて、マンクロ
コンピユータの電源を投入した場合には、イニシ
ヤルリセツト信号がリセツト信号線に印加される
ため、スタテイツクラツチ１はリセツト状態とな
り、また、ダイナミツクラツチ２もスタテイツク
ラツチ１の出力を受けてリセツト状態となる。即
ち、イニシヤルリセツト時に於いては、出力端子
３の信号は必ず所定の状態となる。しかしなが
ら、電源投入時に於いて、印加された電源電圧
が、内部クロツクが発生しないような低電圧領
域、例えば、発振回路の発振が開始するまでの電
圧では、スタテイツクラツチ１はイニシヤルリセ
ツト信号によつてリセツトされても、クロツク
CP1が供給されないダイナミツクラツチ２は出力
が不定となる。従つて、このようなマイクロコン
ピユータを用いた場合には、電源投入時に出力端
子３に接続された発光ダイオードがちらついた
り、リレーが一瞬オンとなつて誤動作をする欠点
があつた。
コンピユータの電源を投入した場合には、イニシ
ヤルリセツト信号がリセツト信号線に印加される
ため、スタテイツクラツチ１はリセツト状態とな
り、また、ダイナミツクラツチ２もスタテイツク
ラツチ１の出力を受けてリセツト状態となる。即
ち、イニシヤルリセツト時に於いては、出力端子
３の信号は必ず所定の状態となる。しかしなが
ら、電源投入時に於いて、印加された電源電圧
が、内部クロツクが発生しないような低電圧領
域、例えば、発振回路の発振が開始するまでの電
圧では、スタテイツクラツチ１はイニシヤルリセ
ツト信号によつてリセツトされても、クロツク
CP1が供給されないダイナミツクラツチ２は出力
が不定となる。従つて、このようなマイクロコン
ピユータを用いた場合には、電源投入時に出力端
子３に接続された発光ダイオードがちらついた
り、リレーが一瞬オンとなつて誤動作をする欠点
があつた。
(ニ) 問題点を解決するための手段
本発明は上述した点に鑑みて為されたものであ
り、スタテイツクラツチのセツト入力及びリセツ
ト入力と所定レベルの間、及び、ダイナミツクラ
ツチのセツト入力及びリセツト入力と所定レベル
の間に、リセツト信号線がゲートに接続された第
１のMOSFETと、ゲートがソースに接続されエ
ンハンスメント型あるいはデプレツシヨン型のい
ずれかが選択される第２のMOSFETとを、各々
直列接続するものである。
り、スタテイツクラツチのセツト入力及びリセツ
ト入力と所定レベルの間、及び、ダイナミツクラ
ツチのセツト入力及びリセツト入力と所定レベル
の間に、リセツト信号線がゲートに接続された第
１のMOSFETと、ゲートがソースに接続されエ
ンハンスメント型あるいはデプレツシヨン型のい
ずれかが選択される第２のMOSFETとを、各々
直列接続するものである。
(ホ) 作用
本発明によれば、電源投入時に印加されるイニ
シヤルリセツト信号により第１のMOSFETがオ
ンとなり、第２のMOSFETがエンハンスメント
型であるかデプレツシヨン型であるかによつて、
ダイナミツクラツチ及びスタテイツクラツチが共
にリセツト状態あるいはセツト状態に設定され
る。
シヤルリセツト信号により第１のMOSFETがオ
ンとなり、第２のMOSFETがエンハンスメント
型であるかデプレツシヨン型であるかによつて、
ダイナミツクラツチ及びスタテイツクラツチが共
にリセツト状態あるいはセツト状態に設定され
る。
(ヘ) 実施例
第１図は、本発明の実施例を示す回路図であ
り、内部から送出される信号を記憶するためのス
タテイツクラツチ７と、スタテイツクラツチ７の
出力信号を記憶するダイナミツクラツチ８と、ダ
イナミツクラツチ８の出力によつて制御され、ド
レインが出力端子９に接続されたMOSFET１０
とから構成される。スタテイツクラツチ７は、継
続接続されたインバータ１１，１２の入出力間
に、インバータ１３によつて反転されたパルス
CLによつて制御されるデータ保持ループ用の
MOSFET１４が接続され、パルスCLによつて制
御されるMOSFET１５が入力端子Ｄとインバー
タ１２の間に設けられて成る。また、ダイナミツ
クラツチ８は、インバータ１６，１７が継続接続
され、インバータ１７の入力には内部クロツク
CP1で制御されるMOSFET１８が接続されて構
成される。スタテイツクラツチ７及びダイナミツ
クラツチ８に於いて、各々、インバータ１２，１
７の出力はセツト入力として用いられ、インバー
タ１１，１６の出力はリセツト入力として用いら
れる。これらのセツト入力及びリセツト入力と接
地との間には、ゲートがリセツト信号線１９に接
続された第１のMOSFET２０，２１，２２，２
３と、ゲートとソースが接続された第２の
MOSFET２４，２５，２６，２７とが各々直列
接続されている。MOSFET２４，２５，２６，
２７は、半導体集積回路の製造時にマスクによつ
てエンハンスメント型あるいはデプレツシヨン型
のいずれかに選択され、これにより、電源投入時
のイニシヤルリセツト時に、出力端子９から出力
される信号を“０”とするか“１”とするかが設
定される。例えば、MOSFET２４，２６をエン
ハンスメント型としMOSFET２５，２７をデプ
レツシヨン型とすると、MOSFET２４，２６は
常時オフ状態となり、MOSFET２５，２６は常
時オン状態となる。この場合、電源投入時にイニ
シヤルリセツト信号がリセツト信号線１９に印加
されると、すべてのMOSFET２０，２１，２
２，２３がオンとなるため、常時オン状態となつ
ているMOSFET２５，２７により、インバータ
１１，１６の出力が“０”に引き下げられるの
で、スタテイツクラツチ７及びダイナミツクラツ
チ８がリセツトされる。従つて、MOSFET１０
はオフであり、出力端子９は、電流が流れ込まな
い“１”の状態となる。一方、MOSFET２４，
２６をデプレツシヨン型とし、MOSFET２５，
２７をエンハンスメント型とした場合には、イニ
シヤルリセツト信号により、スタテイツクラツチ
７及びダイナミツクラツチ８がセツトされ、
MOSFET１０はオンとなり、出力端子９は、電
流が流れ込む“０”の状態となる。
り、内部から送出される信号を記憶するためのス
タテイツクラツチ７と、スタテイツクラツチ７の
出力信号を記憶するダイナミツクラツチ８と、ダ
イナミツクラツチ８の出力によつて制御され、ド
レインが出力端子９に接続されたMOSFET１０
とから構成される。スタテイツクラツチ７は、継
続接続されたインバータ１１，１２の入出力間
に、インバータ１３によつて反転されたパルス
CLによつて制御されるデータ保持ループ用の
MOSFET１４が接続され、パルスCLによつて制
御されるMOSFET１５が入力端子Ｄとインバー
タ１２の間に設けられて成る。また、ダイナミツ
クラツチ８は、インバータ１６，１７が継続接続
され、インバータ１７の入力には内部クロツク
CP1で制御されるMOSFET１８が接続されて構
成される。スタテイツクラツチ７及びダイナミツ
クラツチ８に於いて、各々、インバータ１２，１
７の出力はセツト入力として用いられ、インバー
タ１１，１６の出力はリセツト入力として用いら
れる。これらのセツト入力及びリセツト入力と接
地との間には、ゲートがリセツト信号線１９に接
続された第１のMOSFET２０，２１，２２，２
３と、ゲートとソースが接続された第２の
MOSFET２４，２５，２６，２７とが各々直列
接続されている。MOSFET２４，２５，２６，
２７は、半導体集積回路の製造時にマスクによつ
てエンハンスメント型あるいはデプレツシヨン型
のいずれかに選択され、これにより、電源投入時
のイニシヤルリセツト時に、出力端子９から出力
される信号を“０”とするか“１”とするかが設
定される。例えば、MOSFET２４，２６をエン
ハンスメント型としMOSFET２５，２７をデプ
レツシヨン型とすると、MOSFET２４，２６は
常時オフ状態となり、MOSFET２５，２６は常
時オン状態となる。この場合、電源投入時にイニ
シヤルリセツト信号がリセツト信号線１９に印加
されると、すべてのMOSFET２０，２１，２
２，２３がオンとなるため、常時オン状態となつ
ているMOSFET２５，２７により、インバータ
１１，１６の出力が“０”に引き下げられるの
で、スタテイツクラツチ７及びダイナミツクラツ
チ８がリセツトされる。従つて、MOSFET１０
はオフであり、出力端子９は、電流が流れ込まな
い“１”の状態となる。一方、MOSFET２４，
２６をデプレツシヨン型とし、MOSFET２５，
２７をエンハンスメント型とした場合には、イニ
シヤルリセツト信号により、スタテイツクラツチ
７及びダイナミツクラツチ８がセツトされ、
MOSFET１０はオンとなり、出力端子９は、電
流が流れ込む“０”の状態となる。
従つて、イニシヤルリセツト信号により、スタ
テイツクラツチ７がセツトあるいはリセツトされ
ると同時に、内部クロツクCP1が発生していなく
ても、ダイナミツクラツチ８がセツトあるいはリ
セツトされるのであり、出力端子９の電源投入時
の状態が必ず所定の状態に設定される。
テイツクラツチ７がセツトあるいはリセツトされ
ると同時に、内部クロツクCP1が発生していなく
ても、ダイナミツクラツチ８がセツトあるいはリ
セツトされるのであり、出力端子９の電源投入時
の状態が必ず所定の状態に設定される。
(ト) 発明の効果
上述の如く本発明によれば、電源投入時に出力
端子から出力される信号を予め任意に設定できる
自由度があり、また、電源投入時に印加される電
源電圧がクロツク信号の発生しない低電圧領域に
あつても、確実に出力端子の信号が決定され、外
部接続された発光ダイオードのちらつきや、リレ
ー等の誤動作が防止できるものである。
端子から出力される信号を予め任意に設定できる
自由度があり、また、電源投入時に印加される電
源電圧がクロツク信号の発生しない低電圧領域に
あつても、確実に出力端子の信号が決定され、外
部接続された発光ダイオードのちらつきや、リレ
ー等の誤動作が防止できるものである。
第１図は本発明の実施例を示す回路図、第２図
は従来例を示す回路図である。 主な図番の説明、７……スタテイツクラツチ、
８……ダイナミツクラツチ、９……出力端子、１
０……MOSFET、２０，２１，２２，２３……
第１のMOSFET、２４，２５，２６，２７……
第２のMOSFET。
は従来例を示す回路図である。 主な図番の説明、７……スタテイツクラツチ、
８……ダイナミツクラツチ、９……出力端子、１
０……MOSFET、２０，２１，２２，２３……
第１のMOSFET、２４，２５，２６，２７……
第２のMOSFET。
Claims (1)
- １ 出力すべき信号を記憶するスタテイツクラツ
チ回路と、該スタテイツクラツチ回路の出力を内
部クロツクパルスによつて入力し記憶するダイナ
ミツクラツチ回路からなる集積回路の出力回路に
於いて、前記スタテイツクラツチ回路のセツト入
力及びリセツト入力と所定電圧レベルの間、及
び、前記ダイナミツクラツチ回路のセツト入力及
びリセツト入力と所定電圧レベルの間に、第１の
MOSFETと第２のMOSFETが各々直列接続さ
れ、前記第１のMOSFETのゲートに各々リセツ
ト信号線が接続され、前記第２のMOSFETのゲ
ート及びソースが各々接続されると共に、前記ス
タテイツクラツチ回路及びダイナミツクラツチ回
路のセツト入力とリセツト入力に各々接続された
第2MOSFETのいずれか一方がエンハンスメン
ト型、他方がデプレツシヨン型に選択されてなる
集積回路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007818A JPS61167216A (ja) | 1985-01-18 | 1985-01-18 | 集積回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007818A JPS61167216A (ja) | 1985-01-18 | 1985-01-18 | 集積回路の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61167216A JPS61167216A (ja) | 1986-07-28 |
| JPH0340535B2 true JPH0340535B2 (ja) | 1991-06-19 |
Family
ID=11676170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007818A Granted JPS61167216A (ja) | 1985-01-18 | 1985-01-18 | 集積回路の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61167216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020115841A1 (ja) * | 2018-12-05 | 2020-06-11 | シャープ株式会社 | シフトレジスタ、表示装置、および、シフトレジスタの制御方法 |
-
1985
- 1985-01-18 JP JP60007818A patent/JPS61167216A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020115841A1 (ja) * | 2018-12-05 | 2020-06-11 | シャープ株式会社 | シフトレジスタ、表示装置、および、シフトレジスタの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61167216A (ja) | 1986-07-28 |
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