JPH0340540B2 - - Google Patents
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- JPH0340540B2 JPH0340540B2 JP60185290A JP18529085A JPH0340540B2 JP H0340540 B2 JPH0340540 B2 JP H0340540B2 JP 60185290 A JP60185290 A JP 60185290A JP 18529085 A JP18529085 A JP 18529085A JP H0340540 B2 JPH0340540 B2 JP H0340540B2
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- JP
- Japan
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- signal
- circuit
- code
- string
- cmi
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Description
（産業上の利用分野）
本発明は、伝送符号形式の変換方式に関し、特
に、２値符号形式のうちNRZ符号からCMI符号
への変換回路に関する。 （従来の技術） 従来、NRZ符号をCMI符号に変換するには、
第５図に示す構成の変換回路が用いられてきた。
すなわち、NRZ符号信号列ａとクロツクｂを入
力し、論理回路２０により適当な論理演算を行な
い「１」パターンと「０」パターンを抽出し、
「１」パターン変換回路２１および「０」パター
ン変換回路により、CMI符号の「１」パターン
信号列ｃおよび「０」パターン信号列ｄに変換し
た後、信号列ｃと信号列ｄを結合回路２３により
結合しCMI符号信号列ｅを生成し出力する。 第６図は従来方式の回路例とタイムチヤートを
示す図である。この回路では、NAND回路４４、
同４６の入力が１ビツト幅の信号と1/2ビツト幅
のクロツクであるため、二つの入力のトランジエ
ントの位置が一致する場合であり、論理回路素子
の遅延時間差により出力にスパイクが発生する。
又、NAND回路４５、同２３においても、入力
にクロツク成分を持つため、やはり出力にスパイ
クが発生する。 タイムチヤート中のe′はスパイクが発生した場
合のCMI符号信号列を示している。すなわち、
NAND回路４５の出力ｃがNAND回路４６の出
力ｄよりも遅れている場合、e′中の、の箇所
にスパイクが発生する。この欠点をとり除くた
め、第５図中に点線で示したタイミング調整回路
２４により、入力データの遅延操作を行ない、ト
ランジエントの位置を調整する方法、あるいは、
点線で示した周波数逓倍回路２５によりクロツク
を２逓倍し、フリツプフロツプ回路２６で、出力
CMI符号を整形する方法が従来とられてきた。 （発明が解決しようとする問題点） しかしながら、トランジエントの位置を合せる
方法は、論理回路素子の遅延時間のばらつきに対
して個別に対応しなければならないという欠点を
もち、又、２逓倍クロツクで整形する方法も回路
規模が大きくなるという欠点をもつ。さらに、こ
こで述べた二つの方法では従来方式が、これまで
の説明から明からなように、入力符号列のビツト
レートの２倍の速度で動作しているため、フリツ
プフロツプ回路などのセツトアツプタイムやホー
ルドタイムに対する位相マージンがとりずらいと
いう、高速動作での問題に対しては何ら解決策と
なつていない。以上述べた２つの欠点、すなわ
ち、スパイクによる出力波形の乱れ、および動作
速度の問題は従来のNRZ符号／CMI符号変換方
式に共通の問題であり、特に、LSI化をする場合
には、タイミング調整回路をLSI内部に構成する
事が困難であるという点又、２逓倍クロツクによ
る整形もLSIの場合安全動作に対する条件が非常
にきびしいため設計上重要な問題となつてきてい
る。 本発明の目的は、上記従来技術における問題点
を顧みて、従来の回路と同程度の回路規模で、
CMI符号にスパイクを生ぜず、また、回路の動
作速度がビツトレートに等しく高速動作に適した
NRZ符号／CMI符号変換回路を提供しようとす
るものである。 （問題点を解決するための手段） 本発明は上記の目的を達成するために以下の構
成を有する。即ち、本発明のNRZ符号／CMI符
号変換回路はNRZ符号信号列Doを受けて該信号
の１ビツト幅単位で論理操作を行い次の論理式(1) Ao＝Bo-1（Do o-1） Bo＝Do o-1 Po＝DoPo-1 但し ｎ：信号列中におけるビツト位置 Po：CMI符号における「１」 データの交番を制御する極性 Po-1：Poの１ビツト前の極性 …(1) 又は次の論理式(2) Ao＝Bo-1［Do o-1＋Po-1Ｖ］ Bo＝Bo-1（o） Po＝Po-1（DoＶ） 但し ｎ、Po、Po-1：上式に同じ Ｖ：バイオレーシヨン信号 …(2) で表される信号列Aoと信号列Boの２系列の信号
列を出力する論理回路と；前記２系列の信号列の
うち一方の信号列を２分の１ビツト幅だけ遅延さ
せる遅延回路と；該遅延回路からの遅延信号列
と、前記２系列の信号列のうち他方の信号列とを
入力として受けてCMI符号信号列を出力する排
他的論理和回路と；を有することを特徴とする。 （作用） 本発明の変換回路は上記構成から明らかなよう
に、２分の１ビツトだけ位相のずれた１ビツト幅
の信号列２列を排他的論理和回路により合成した
結果がCMI符号となるように前記２列の信号を
適当な論理回路により生成させている。 第２図ａは、本発明の原理を説明している。あ
る１周期to〜to+1に着目し、信号Ａおよび信号Ａ
と２分の１ビツト位相のずれた信号Ｂの排他的論
理和をとつた出力をＣとすると、真理値表は第２
図ｂとなる。 第２図ｂは、Ao、Bo-1、Boに関して全ての状
態を含んでおり、例えば、NRZ符号で“０”が
入力された場合でかつBo-1が“０”のときは、
図中＊印のようにAoを“０”、Boを“１”に選ぶ
と排他的論理和回路出力Coは、CMI符号の“０”
パターンとなる。以上から明からなように、Ao、
Bo-1、Boの組合せを適当に選ぶことにより、排
他的論理和出力Coを、求めたいCMI符号になら
しめることができる。 前記構成における論理回路は、NRZ符号の入
力信号に対して求めたいCMI符号列を得るため
の論理式又は論理式に対応する真理値表に基づい
て構成されているので、排他的論理和をとつた場
合に所期のCMI符号になるような２系列の信号
列を得ることができる。論理式又は論理式に対応
する真理値表から論理回路を決定することは容易
に行われる。このように本発明の論理回路での入
力のNRZ符号信号列の処理は１ビツト幅単位即
ち入力信号のビツトレートで行われており、クロ
ツク成分によつて信号を生成していない。 まずこの点が従来の変換回路と異なる。そし
て、２系列の信号列が論理回路によつて得られた
後２分の１ビツト分の位相をずらして排他的論理
和回路に加えている。従つて、排他的論理和回路
に加えられる２つの信号列の各トランジエントが
一致するということがなく、論理回路素子の遅延
時間にばらつきがあつたとしてもスパイクの生じ
る余地がないということになる。 （実施例） 以下、本発明の実施例を図面に基づいて説明す
る。第１図は本発明の実施例の簡単なブロツク図
である。論理式又は論理式に対応する真理値表に
基づいて構成された論理回路１０にはNRZ符号
の信号列Ｄとクロツク信号が加えられ、信号列
Bo-1および同Aoが出力される。ここで、クロツ
ク信号は入力符号列のビツト幅の２分の１の幅で
正負を繰り返すパルス列となつている。信号列
Bo-1はフリツプフロツプ回路（以下Ｆ／Ｆとい
う）１１へ加えられ、信号列AoはＦ／Ｆ１２へ
加えられる。一方、Ｆ／Ｆ１２にはクロツク信号
が、また、Ｆ／Ｆ１１には反転回路１３で極性反
転されたクロツク信号が加えられている。即ち
Ｆ／Ｆ１１とＦ／Ｆ１２とでは２分の１ビツトだ
けシフトしたクロツク信号が加えられていること
になり、従つて、各Ｆ／Ｆの出力信号列間におい
ても入力信号列間に較べて２分の１ビツトだけシ
フトしたものとなる。 即ちいずれか一方の信号列は他方の信号列に対
して２分の１ビツトだけ遅延することになる。い
ずれの信号列が遅延するかはクロツクパルスの極
性および入力符号列とクロツクパルスのタイミン
グ関係の設定によつて定まる。 Ｆ／Ｆ１１の出力信号列ＢとＦ／Ｆ１２の出力
信号列Ａ（Ao-1）はそれぞれ排他的論理和回路１
４へ加えられCMI符号の信号列Ｃとして出力さ
れる。NRZ符号／CMI符号変換において、入力
であるNRZ符号信号列とクロツクの他に、もう
１入力追加し、その信号が“１”（アクテイブ）
の場合、それ以前に出力した“１”パターンの
CMI符号の極性を反転せず維持して出力する事
によりバイオレーシヨン信号を重畳する事が通常
行なわれる。以下にこのバイオレーシヨン信号を
含まない場合と含む場合に分けてその具体的回路
例を示す。 第３図はバイオレーシヨンを含まない場合の回
路例である。バイオレーシヨンを含まない場合、
NRZ符号からCMI符号への変換に対する真理値
表は、論理式(1)に対応する第１表となる。真理値
表中Ｄは入力NRZ符号、Po-1およびPoは「１」
データの交番を制御する極性である。 Ao、Bo、Bo-1は、第２図ａと第２図ｂで説明
した信号である。第３図は第１表の真理値表を具
体的に実現した回路例およびタイムチヤートを示
す図である。第２表にバイオレーシヨンを含む場
合の論理式(2)に対応する真理値表を、又、その実
現回路およびタイムチヤートを第４図に示す。こ
の場合、出力Ao、Bo、Poを決定する変数はバイ
オレーシヨンを含まない場合より１変数増える
が、基本的な回路の構成方法にかわりはない。
に、２値符号形式のうちNRZ符号からCMI符号
への変換回路に関する。 （従来の技術） 従来、NRZ符号をCMI符号に変換するには、
第５図に示す構成の変換回路が用いられてきた。
すなわち、NRZ符号信号列ａとクロツクｂを入
力し、論理回路２０により適当な論理演算を行な
い「１」パターンと「０」パターンを抽出し、
「１」パターン変換回路２１および「０」パター
ン変換回路により、CMI符号の「１」パターン
信号列ｃおよび「０」パターン信号列ｄに変換し
た後、信号列ｃと信号列ｄを結合回路２３により
結合しCMI符号信号列ｅを生成し出力する。 第６図は従来方式の回路例とタイムチヤートを
示す図である。この回路では、NAND回路４４、
同４６の入力が１ビツト幅の信号と1/2ビツト幅
のクロツクであるため、二つの入力のトランジエ
ントの位置が一致する場合であり、論理回路素子
の遅延時間差により出力にスパイクが発生する。
又、NAND回路４５、同２３においても、入力
にクロツク成分を持つため、やはり出力にスパイ
クが発生する。 タイムチヤート中のe′はスパイクが発生した場
合のCMI符号信号列を示している。すなわち、
NAND回路４５の出力ｃがNAND回路４６の出
力ｄよりも遅れている場合、e′中の、の箇所
にスパイクが発生する。この欠点をとり除くた
め、第５図中に点線で示したタイミング調整回路
２４により、入力データの遅延操作を行ない、ト
ランジエントの位置を調整する方法、あるいは、
点線で示した周波数逓倍回路２５によりクロツク
を２逓倍し、フリツプフロツプ回路２６で、出力
CMI符号を整形する方法が従来とられてきた。 （発明が解決しようとする問題点） しかしながら、トランジエントの位置を合せる
方法は、論理回路素子の遅延時間のばらつきに対
して個別に対応しなければならないという欠点を
もち、又、２逓倍クロツクで整形する方法も回路
規模が大きくなるという欠点をもつ。さらに、こ
こで述べた二つの方法では従来方式が、これまで
の説明から明からなように、入力符号列のビツト
レートの２倍の速度で動作しているため、フリツ
プフロツプ回路などのセツトアツプタイムやホー
ルドタイムに対する位相マージンがとりずらいと
いう、高速動作での問題に対しては何ら解決策と
なつていない。以上述べた２つの欠点、すなわ
ち、スパイクによる出力波形の乱れ、および動作
速度の問題は従来のNRZ符号／CMI符号変換方
式に共通の問題であり、特に、LSI化をする場合
には、タイミング調整回路をLSI内部に構成する
事が困難であるという点又、２逓倍クロツクによ
る整形もLSIの場合安全動作に対する条件が非常
にきびしいため設計上重要な問題となつてきてい
る。 本発明の目的は、上記従来技術における問題点
を顧みて、従来の回路と同程度の回路規模で、
CMI符号にスパイクを生ぜず、また、回路の動
作速度がビツトレートに等しく高速動作に適した
NRZ符号／CMI符号変換回路を提供しようとす
るものである。 （問題点を解決するための手段） 本発明は上記の目的を達成するために以下の構
成を有する。即ち、本発明のNRZ符号／CMI符
号変換回路はNRZ符号信号列Doを受けて該信号
の１ビツト幅単位で論理操作を行い次の論理式(1) Ao＝Bo-1（Do o-1） Bo＝Do o-1 Po＝DoPo-1 但し ｎ：信号列中におけるビツト位置 Po：CMI符号における「１」 データの交番を制御する極性 Po-1：Poの１ビツト前の極性 …(1) 又は次の論理式(2) Ao＝Bo-1［Do o-1＋Po-1Ｖ］ Bo＝Bo-1（o） Po＝Po-1（DoＶ） 但し ｎ、Po、Po-1：上式に同じ Ｖ：バイオレーシヨン信号 …(2) で表される信号列Aoと信号列Boの２系列の信号
列を出力する論理回路と；前記２系列の信号列の
うち一方の信号列を２分の１ビツト幅だけ遅延さ
せる遅延回路と；該遅延回路からの遅延信号列
と、前記２系列の信号列のうち他方の信号列とを
入力として受けてCMI符号信号列を出力する排
他的論理和回路と；を有することを特徴とする。 （作用） 本発明の変換回路は上記構成から明らかなよう
に、２分の１ビツトだけ位相のずれた１ビツト幅
の信号列２列を排他的論理和回路により合成した
結果がCMI符号となるように前記２列の信号を
適当な論理回路により生成させている。 第２図ａは、本発明の原理を説明している。あ
る１周期to〜to+1に着目し、信号Ａおよび信号Ａ
と２分の１ビツト位相のずれた信号Ｂの排他的論
理和をとつた出力をＣとすると、真理値表は第２
図ｂとなる。 第２図ｂは、Ao、Bo-1、Boに関して全ての状
態を含んでおり、例えば、NRZ符号で“０”が
入力された場合でかつBo-1が“０”のときは、
図中＊印のようにAoを“０”、Boを“１”に選ぶ
と排他的論理和回路出力Coは、CMI符号の“０”
パターンとなる。以上から明からなように、Ao、
Bo-1、Boの組合せを適当に選ぶことにより、排
他的論理和出力Coを、求めたいCMI符号になら
しめることができる。 前記構成における論理回路は、NRZ符号の入
力信号に対して求めたいCMI符号列を得るため
の論理式又は論理式に対応する真理値表に基づい
て構成されているので、排他的論理和をとつた場
合に所期のCMI符号になるような２系列の信号
列を得ることができる。論理式又は論理式に対応
する真理値表から論理回路を決定することは容易
に行われる。このように本発明の論理回路での入
力のNRZ符号信号列の処理は１ビツト幅単位即
ち入力信号のビツトレートで行われており、クロ
ツク成分によつて信号を生成していない。 まずこの点が従来の変換回路と異なる。そし
て、２系列の信号列が論理回路によつて得られた
後２分の１ビツト分の位相をずらして排他的論理
和回路に加えている。従つて、排他的論理和回路
に加えられる２つの信号列の各トランジエントが
一致するということがなく、論理回路素子の遅延
時間にばらつきがあつたとしてもスパイクの生じ
る余地がないということになる。 （実施例） 以下、本発明の実施例を図面に基づいて説明す
る。第１図は本発明の実施例の簡単なブロツク図
である。論理式又は論理式に対応する真理値表に
基づいて構成された論理回路１０にはNRZ符号
の信号列Ｄとクロツク信号が加えられ、信号列
Bo-1および同Aoが出力される。ここで、クロツ
ク信号は入力符号列のビツト幅の２分の１の幅で
正負を繰り返すパルス列となつている。信号列
Bo-1はフリツプフロツプ回路（以下Ｆ／Ｆとい
う）１１へ加えられ、信号列AoはＦ／Ｆ１２へ
加えられる。一方、Ｆ／Ｆ１２にはクロツク信号
が、また、Ｆ／Ｆ１１には反転回路１３で極性反
転されたクロツク信号が加えられている。即ち
Ｆ／Ｆ１１とＦ／Ｆ１２とでは２分の１ビツトだ
けシフトしたクロツク信号が加えられていること
になり、従つて、各Ｆ／Ｆの出力信号列間におい
ても入力信号列間に較べて２分の１ビツトだけシ
フトしたものとなる。 即ちいずれか一方の信号列は他方の信号列に対
して２分の１ビツトだけ遅延することになる。い
ずれの信号列が遅延するかはクロツクパルスの極
性および入力符号列とクロツクパルスのタイミン
グ関係の設定によつて定まる。 Ｆ／Ｆ１１の出力信号列ＢとＦ／Ｆ１２の出力
信号列Ａ（Ao-1）はそれぞれ排他的論理和回路１
４へ加えられCMI符号の信号列Ｃとして出力さ
れる。NRZ符号／CMI符号変換において、入力
であるNRZ符号信号列とクロツクの他に、もう
１入力追加し、その信号が“１”（アクテイブ）
の場合、それ以前に出力した“１”パターンの
CMI符号の極性を反転せず維持して出力する事
によりバイオレーシヨン信号を重畳する事が通常
行なわれる。以下にこのバイオレーシヨン信号を
含まない場合と含む場合に分けてその具体的回路
例を示す。 第３図はバイオレーシヨンを含まない場合の回
路例である。バイオレーシヨンを含まない場合、
NRZ符号からCMI符号への変換に対する真理値
表は、論理式(1)に対応する第１表となる。真理値
表中Ｄは入力NRZ符号、Po-1およびPoは「１」
データの交番を制御する極性である。 Ao、Bo、Bo-1は、第２図ａと第２図ｂで説明
した信号である。第３図は第１表の真理値表を具
体的に実現した回路例およびタイムチヤートを示
す図である。第２表にバイオレーシヨンを含む場
合の論理式(2)に対応する真理値表を、又、その実
現回路およびタイムチヤートを第４図に示す。こ
の場合、出力Ao、Bo、Poを決定する変数はバイ
オレーシヨンを含まない場合より１変数増える
が、基本的な回路の構成方法にかわりはない。
【表】
【表】
（発明の効果）
以上説明したように、本発明のNRZ符号／
CMI符号変換回路は、クロツク成分によつて信
号を生成する必要がなく、最終出力である排他的
論理和回路の入力を正相および逆相クロツクで整
形できるため出力のCMI符号にスパイクが生じ
ないという利点がある。又、本発明によれば、回
路の動作速度が入力符号列のビツトレートに等し
いため、位相マージンがとりやすく、従つて従来
の方式よりも高速動作に適している。さらに、本
発明の構成部分である論理回路は、論理式又は論
理式に対応する真理値表から容易に決定できるた
め、回路構成の自由度が大きく回路設計上有利で
ある。 以上、説明したように、本発明のNRZ符号／
CMI符号変換回路は、従来の回路と同程度の回
路規模で、出力CMI符号のスパイク発生および
高速動作に適さないという従来方式の２つの問題
点を同時に解決するとともに、特にLIS化に適し
た回路を提供する事に成功している。
CMI符号変換回路は、クロツク成分によつて信
号を生成する必要がなく、最終出力である排他的
論理和回路の入力を正相および逆相クロツクで整
形できるため出力のCMI符号にスパイクが生じ
ないという利点がある。又、本発明によれば、回
路の動作速度が入力符号列のビツトレートに等し
いため、位相マージンがとりやすく、従つて従来
の方式よりも高速動作に適している。さらに、本
発明の構成部分である論理回路は、論理式又は論
理式に対応する真理値表から容易に決定できるた
め、回路構成の自由度が大きく回路設計上有利で
ある。 以上、説明したように、本発明のNRZ符号／
CMI符号変換回路は、従来の回路と同程度の回
路規模で、出力CMI符号のスパイク発生および
高速動作に適さないという従来方式の２つの問題
点を同時に解決するとともに、特にLIS化に適し
た回路を提供する事に成功している。
第１図は本発明の実施例の構成ブロツク図、第
２図は本発明の原理説明図、第３図および第４図
は本発明の実施例の回路図とタイムチヤートを示
す図、第５図は従来の変換回路の構成例を示す
図、第６図は従来の変換回路の回路例とタイムチ
ヤートを示す図である。 １０……論理回路、１１，１２……フリツプフ
ロツプ回路、１３……反転回路、１４……排他的
論理和回路、２０……論理回路、２１……「１」
パターン変換回路、２２……「０」パターン変換
回路、２３……結合回路（NAND回路）、３０〜
３２……排他的論理和回路、３４……AND回路、
３６，３８……フリツプフロツプ回路、４０，４
１……フリツプフロツプ回路、４２，４３……反
転回路、４４〜４６……NAND回路、８０１〜
８０４……フリツプフロツプ回路、８０７〜８１
０……OR回路、８１１〜８１３……排他的論理
和回路、８１５……AND回路、ａ，Do……NRZ
符号信号列、ｂ……クロツク信号、ｅ，Ｃ……
CMI符号信号列、Ｖ……バイオレーシヨン信号。
２図は本発明の原理説明図、第３図および第４図
は本発明の実施例の回路図とタイムチヤートを示
す図、第５図は従来の変換回路の構成例を示す
図、第６図は従来の変換回路の回路例とタイムチ
ヤートを示す図である。 １０……論理回路、１１，１２……フリツプフ
ロツプ回路、１３……反転回路、１４……排他的
論理和回路、２０……論理回路、２１……「１」
パターン変換回路、２２……「０」パターン変換
回路、２３……結合回路（NAND回路）、３０〜
３２……排他的論理和回路、３４……AND回路、
３６，３８……フリツプフロツプ回路、４０，４
１……フリツプフロツプ回路、４２，４３……反
転回路、４４〜４６……NAND回路、８０１〜
８０４……フリツプフロツプ回路、８０７〜８１
０……OR回路、８１１〜８１３……排他的論理
和回路、８１５……AND回路、ａ，Do……NRZ
符号信号列、ｂ……クロツク信号、ｅ，Ｃ……
CMI符号信号列、Ｖ……バイオレーシヨン信号。
Claims (1)
- 【特許請求の範囲】 １ NRZ符号信号列Doを受けて該信号の１ビツ
ト幅単位で論理操作を行い次の論理式(1) Ao＝Bo-1（Do o-1） Bo＝Do o-1 o ＝DoPo-1 但し ｎ：信号列中におけるビツト位置 Po：CMI符号における「１」 データの交番を制御する極性 Po-1：Poの１ビツト前の極性 …(1) 又は次の論理式(2) Ao＝Bo-1［Do o-1＋Po-1Ｖ］ Bo＝Bo-1（o） Po＝Po-1（DoＶ） 但し ｎ、Po、Po-1：上式に同じ Ｖ：バイオレーシヨン信号 …(2) で表される信号列Aoと信号列Boの２系列の信号
列を出力する論理回路と；前記２系列の信号列の
うち一方の信号例を２分の１ビツト幅だけ遅延さ
せる遅延回路と；該遅延回路からの遅延信号列
と、前記２系列の信号列のうち他方の信号列とを
入力として受けてCMI符号信号列を出力する排
他的論理和回路と；を有することを特徴とする
NRZ符号／CMI符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529085A JPS6245223A (ja) | 1985-08-23 | 1985-08-23 | Ｎｒｚ符号／ｃｍｉ符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18529085A JPS6245223A (ja) | 1985-08-23 | 1985-08-23 | Ｎｒｚ符号／ｃｍｉ符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245223A JPS6245223A (ja) | 1987-02-27 |
| JPH0340540B2 true JPH0340540B2 (ja) | 1991-06-19 |
Family
ID=16168263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18529085A Granted JPS6245223A (ja) | 1985-08-23 | 1985-08-23 | Ｎｒｚ符号／ｃｍｉ符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245223A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6462792B2 (ja) * | 2017-07-27 | 2019-01-30 | 株式会社タイトー | ゲーム装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1563848A (en) * | 1977-02-09 | 1980-04-02 | Hewlett Packard Ltd | Cmi-encoder |
-
1985
- 1985-08-23 JP JP18529085A patent/JPS6245223A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245223A (ja) | 1987-02-27 |
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