JPS5936419A - クロツクパルス整形回路 - Google Patents
クロツクパルス整形回路Info
- Publication number
- JPS5936419A JPS5936419A JP14598582A JP14598582A JPS5936419A JP S5936419 A JPS5936419 A JP S5936419A JP 14598582 A JP14598582 A JP 14598582A JP 14598582 A JP14598582 A JP 14598582A JP S5936419 A JPS5936419 A JP S5936419A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock pulse
- pulse
- circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はクロックパルス整形回路、さらに詳しく言えば
、クロックパルスの歪んだパルス巾を所定のパルス巾に
整形するためのクロックツ（ルス整形回路に関する。
、クロックパルスの歪んだパルス巾を所定のパルス巾に
整形するためのクロックツ（ルス整形回路に関する。
従来技術と問題点
クロックパルスによって各種の制御が行なわれるシステ
ムにおいては、各装置に正常なりロックパルスが必要で
ある。しかし、クロックツくルス発生回路で発生する正
常なりロックパルスを多くの装置に分配するとき、装置
間の伝送において歪を生じ、そのパルス巾が歪む。この
ため、クロックパルスの分配を受ける各装置において歪
んだクロックパルスの整形を行なう必要があった。
ムにおいては、各装置に正常なりロックパルスが必要で
ある。しかし、クロックツくルス発生回路で発生する正
常なりロックパルスを多くの装置に分配するとき、装置
間の伝送において歪を生じ、そのパルス巾が歪む。この
ため、クロックパルスの分配を受ける各装置において歪
んだクロックパルスの整形を行なう必要があった。
この種の整形回路としてＰＬＬが知られている。
ＰＬＬによる整形回路は、パルス巾の整形は勿論、クロ
ックパルスの周波数の逓倍を行なうことも可能な優れた
機能をもつ反面、回路が複雑となり、単にパルス巾の修
正を行なう場合には不経済となり、不利である。
ックパルスの周波数の逓倍を行なうことも可能な優れた
機能をもつ反面、回路が複雑となり、単にパルス巾の修
正を行なう場合には不経済となり、不利である。
発明の目的
本発明は、上記の不利を除き、クロックパルスのパルス
巾の整形のみで十分な用途に対して、構成が簡単で経済
的なりロックパルス整形回路を提供することを目的とす
る。
巾の整形のみで十分な用途に対して、構成が簡単で経済
的なりロックパルス整形回路を提供することを目的とす
る。
発明の実施例
第１図は本発明の一実施例の接続構成を示すブロック図
である。図においてＦＦはＤダイブ（遅延形）フリップ
フロップ％ ＤＬ’ｌ ｒ ＤＬ２は入力にそれぞれ遅
延ｄｌｌおよびｄｉｓ ｔ−与えて出方させる遅延回路
、Ａはアンド回路である。
である。図においてＦＦはＤダイブ（遅延形）フリップ
フロップ％ ＤＬ’ｌ ｒ ＤＬ２は入力にそれぞれ遅
延ｄｌｌおよびｄｉｓ ｔ−与えて出方させる遅延回路
、Ａはアンド回路である。
フリップフロップＦＦにおいて、入力端子ＣＰにはパル
ス中の歪んだクロックパルスＣＬｉが入力し、入力端子
りには常に１＃が固定的に入力しておシ、またＲはリセ
ット端子であって、信号゛１＃が印加されると、フリッ
プフロップＦＦはリセットされ、出力端子Ｑよシの出力
はｏ″となる。
ス中の歪んだクロックパルスＣＬｉが入力し、入力端子
りには常に１＃が固定的に入力しておシ、またＲはリセ
ット端子であって、信号゛１＃が印加されると、フリッ
プフロップＦＦはリセットされ、出力端子Ｑよシの出力
はｏ″となる。
フリップフロップＦＦは入力クロックＣＬｉの立上りに
よりセットされ、その出力端子Ｑから入力端子りに加え
られている”１＃を出力する。
よりセットされ、その出力端子Ｑから入力端子りに加え
られている”１＃を出力する。
第２図は、第１図のクロックパルス整形回路の各部の信
号の波形を示す図である。ただし、ＣＬは図示してない
クロックパルス発生回路で発生した正常のクロックパル
スの波形（例えばデユティ・レイショ５０％）を示すも
のであって、このクロックパルスが装置間を伝送されて
パルス中に歪を受け、ＣＬｈあるいはＣＬｉ！で示すよ
うにパルス中が短縮しおるいは延長してこのクロックパ
ルス整形回路の入力端ＣＬｉに入力するものとする。
号の波形を示す図である。ただし、ＣＬは図示してない
クロックパルス発生回路で発生した正常のクロックパル
スの波形（例えばデユティ・レイショ５０％）を示すも
のであって、このクロックパルスが装置間を伝送されて
パルス中に歪を受け、ＣＬｈあるいはＣＬｉ！で示すよ
うにパルス中が短縮しおるいは延長してこのクロックパ
ルス整形回路の入力端ＣＬｉに入力するものとする。
いま、例えばクロックパルス中が短縮し、第２図ＣＬｉ
１で示すような波形のクロックパルスが第１図の入力
端子ＣＬｉに入力するものとする。
１で示すような波形のクロックパルスが第１図の入力
端子ＣＬｉに入力するものとする。
第１図のクロックパルス整形回路の各回路はすべてクリ
ヤされ、フリップフロップＦＦの出方。、遅延回路しＬ
ＩおよびＤＬｇの出方は“ｏ″であるとする。従ってア
ンド回路Ａの出方も０＃であり、７リツプフロツプＦＦ
のリセット端子ＲＶｃｌ−１”０”が入力している。
ヤされ、フリップフロップＦＦの出方。、遅延回路しＬ
ＩおよびＤＬｇの出方は“ｏ″であるとする。従ってア
ンド回路Ａの出方も０＃であり、７リツプフロツプＦＦ
のリセット端子ＲＶｃｌ−１”０”が入力している。
第２図ＣＬｉ１で示す波形のクロックパルスＣＬｈが第
１図の入力端子ＣＬｉに入力すると、その最初の立上り
において、フリップ７０ツブＦＦはセットされその出力
端子Ｑの出力は′０″がら１＃ に転する。出力端子Ｑ
の出方波形は第２図の。で示される。
１図の入力端子ＣＬｉに入力すると、その最初の立上り
において、フリップ７０ツブＦＦはセットされその出力
端子Ｑの出力は′０″がら１＃ に転する。出力端子Ｑ
の出方波形は第２図の。で示される。
この出力Ｑの′１”は遅延回路ＤＬｌに入力し、その出
力はその遅延時′間ｄｌｌ後に０＃がら１１１１＋に転
する。遅延回路ＤＬＩの出方波形を第２図のＤＬｌで示
す。
力はその遅延時′間ｄｌｌ後に０＃がら１１１１＋に転
する。遅延回路ＤＬＩの出方波形を第２図のＤＬｌで示
す。
遅延回路ＤＬｓの出方が設定された遅延時間ｄｌｘの後
に１０”から１′に転すると、リセットノ（ルヌ作成回
路Ｒ８において、上記遅延回路ＤＬ１の出力″１″がア
ンド回路Ａの一方の入力端に入力し、また遅延回路ＤＩ
、ｘのこの時点における出力”０＃が否定されて“１″
として入力しているので、アンド回路Ａは″”１”ｉ出
力し、これがリセット信号としてフリップフロップＦＦ
のリセット端子Ｒに入力し、これをリセットしその出力
Ｑを′０″とする。
に１０”から１′に転すると、リセットノ（ルヌ作成回
路Ｒ８において、上記遅延回路ＤＬ１の出力″１″がア
ンド回路Ａの一方の入力端に入力し、また遅延回路ＤＩ
、ｘのこの時点における出力”０＃が否定されて“１″
として入力しているので、アンド回路Ａは″”１”ｉ出
力し、これがリセット信号としてフリップフロップＦＦ
のリセット端子Ｒに入力し、これをリセットしその出力
Ｑを′０″とする。
ここに、フリップフロップＦＦの出力端子Ｑの出力は、
”０”から１＃に転じた後、遅延時間ｄＡ’ｔの後再度
１１０＃に転する。従って、この遅延時間ｄＪｘをクロ
ックパルスの正規のクロック巾に等しく設定しておけば
、フリップフロップＦＦの出力端子Ｑから正しい波形に
整形されたクロックツ（ルスが得られる。
”０”から１＃に転じた後、遅延時間ｄＡ’ｔの後再度
１１０＃に転する。従って、この遅延時間ｄＪｘをクロ
ックパルスの正規のクロック巾に等しく設定しておけば
、フリップフロップＦＦの出力端子Ｑから正しい波形に
整形されたクロックツ（ルスが得られる。
遅延回路ＤＬ２は、遅延回路ＤＬｔよりの入力が０”か
らＩＩＩＰＴに転じた後、さらに遅延回路ＤＬ２に設定
された遅延時間ｄ１ｇｔ＝経過した後、その出力を′１
″に転じ、このため、アンド回路人は、遅延回路Ｄ−Ｌ
２よシの入力が０”となるためその出力が０″となシ、
上記リセット信号は消失する。このリセット信号は上記
遅延時間ｄ１２と等しい長さを有し、そのため、この遅
延時間ｄＪ２はフリップフロップＦＦ′ｆ、リセットす
るに十分な長さに設定する。実際上短い時間で十分であ
る。
らＩＩＩＰＴに転じた後、さらに遅延回路ＤＬ２に設定
された遅延時間ｄ１ｇｔ＝経過した後、その出力を′１
″に転じ、このため、アンド回路人は、遅延回路Ｄ−Ｌ
２よシの入力が０”となるためその出力が０″となシ、
上記リセット信号は消失する。このリセット信号は上記
遅延時間ｄ１２と等しい長さを有し、そのため、この遅
延時間ｄＪ２はフリップフロップＦＦ′ｆ、リセットす
るに十分な長さに設定する。実際上短い時間で十分であ
る。
入力クロックパルスＣＬｉ１ｉｔ、短縮したパルス中の
後、“０″に復旧し、前記立上シよシ一定の時間（パル
ス周期）後再度立上る。そして、上記の動作を繰返えす
。
後、“０″に復旧し、前記立上シよシ一定の時間（パル
ス周期）後再度立上る。そして、上記の動作を繰返えす
。
いま、遅延回路ＤＬ１の遅延時間ｄｌｌが正規のパルス
中に設定されているので、フリップフロップＦＦの出力
端子Ｑからの出力は、その波形を第２図のＱで示すよう
に、その波形が正規のクロックパルスＣＬと全く同様に
なり、正しく整形が行なわれる。
中に設定されているので、フリップフロップＦＦの出力
端子Ｑからの出力は、その波形を第２図のＱで示すよう
に、その波形が正規のクロックパルスＣＬと全く同様に
なり、正しく整形が行なわれる。
りａツクパルスＣＬが装置間伝送時そのパルス中が延長
する歪を受け、第２図ＣＬｉｇに示す波形となって入力
した場合も、上記クロックパルスＣＬｉ＋の場合と全く
同様に整形される。
する歪を受け、第２図ＣＬｉｇに示す波形となって入力
した場合も、上記クロックパルスＣＬｉ＋の場合と全く
同様に整形される。
以上、本発明の一実施例について説明したが、本発明は
、入力クロックパルスの立上シ点、あるいは立下り点で
フリップ７０ツブを反転させ、反転後一定の遅延後上記
フリップ７０ツブをリセットさせ、上記フリップフロッ
プの出力から整形されたクロックパルスを得るものであ
り、上記の７リツプフロツプのリセットパルスの発生手
段としては図示以外に種々の変形がある。整形して復元
スヘキクロツクパルスのデユーティ・レイショハ５０％
に限定されるものでないことは勿論である。
、入力クロックパルスの立上シ点、あるいは立下り点で
フリップ７０ツブを反転させ、反転後一定の遅延後上記
フリップ７０ツブをリセットさせ、上記フリップフロッ
プの出力から整形されたクロックパルスを得るものであ
り、上記の７リツプフロツプのリセットパルスの発生手
段としては図示以外に種々の変形がある。整形して復元
スヘキクロツクパルスのデユーティ・レイショハ５０％
に限定されるものでないことは勿論である。
発明の効果
本発明は上記のように構成されているので、クロックパ
ルスのパルス巾の整形のみで十分な用途に対して構成が
簡単でかつ経済的なりロックパルス整形回路を提供し得
る効果がある。
ルスのパルス巾の整形のみで十分な用途に対して構成が
簡単でかつ経済的なりロックパルス整形回路を提供し得
る効果がある。
第１図は本発明の一実施例の接続構成を示すブロック図
、第２図は第１図の実施例の各部における信号波形を示
す図である。 ＦＦ °゛フリツプフロツプＤＬｔ、ＤＬ２・・・遅延
回路、Ａ・・・アンド回路、Ｒ８・・・リセット・パル
ス発生回路。
、第２図は第１図の実施例の各部における信号波形を示
す図である。 ＦＦ °゛フリツプフロツプＤＬｔ、ＤＬ２・・・遅延
回路、Ａ・・・アンド回路、Ｒ８・・・リセット・パル
ス発生回路。
Claims (1)
- 入力するクロックパルスの立上り点または立下り点でセ
ットされるフリップフロップと、該フリップフロップの
出力を遅延させる遅延回路と全具備し、該遅延回路の出
力パルスの立上り点で上記フリップフロップをリセット
するよう構成されたことを特徴とするクロッグパルス整
形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14598582A JPS5936419A (ja) | 1982-08-23 | 1982-08-23 | クロツクパルス整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14598582A JPS5936419A (ja) | 1982-08-23 | 1982-08-23 | クロツクパルス整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936419A true JPS5936419A (ja) | 1984-02-28 |
Family
ID=15397516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14598582A Pending JPS5936419A (ja) | 1982-08-23 | 1982-08-23 | クロツクパルス整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936419A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109029A (en) * | 1979-02-13 | 1980-08-21 | Nec Corp | Pulse waveform shaping circuit |
| JPS57113617A (en) * | 1980-12-30 | 1982-07-15 | Fujitsu Ltd | Clock pulse width setting circuit |
-
1982
- 1982-08-23 JP JP14598582A patent/JPS5936419A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109029A (en) * | 1979-02-13 | 1980-08-21 | Nec Corp | Pulse waveform shaping circuit |
| JPS57113617A (en) * | 1980-12-30 | 1982-07-15 | Fujitsu Ltd | Clock pulse width setting circuit |
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