JPH0487076A - 磁気ディスク装置のクロック生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、磁気ディスク装置に係り、特に磁気ディスク
装置におけるクロック信号の周波数変換を行う磁気ディ
スク装置のクロック生成回路に関するものである。

〔従来の技術〕

従来、磁気ディスク装置のクロック生成回路においては
、下位装置から転送される基準クロック信号を整数分の
１に分周して、必要なりロック信号を生成するようにし
ている。

例えば、１−７符号変換時には、下位装置から送付され
る基準クロックは、ＮＲＺデータ信号用のクロック信号
の３倍の周波数であって、この基準クロック信号を２分
の１に分周することによって、１−７符号用のクロック
信号を生成し、この基準クロック信号を３分の１に分周
することによって、ＮＲＺデータ信号用のクロック信号
を生成するようにしている。

〔発明が解決しようとする課題〕

従来のクロック生成回路では、ＮＲＺデータ信号用のク
ロック信号を、その３倍の周波数の基準クロック信号か
ら分周して作成するので、クロック生成回路における周
波数変換回路に使用されている素子の動作限界周波数の
３分の１の周波数までのＮＲＺデータ信号しか得ること
ができないという問題があった。

〔発明の目的〕

本発明は、このような従来技術の課題を解決しようとす
るものである。

すなわち、本発明は、従来と同等の素子を使用しながら
、従来のクロック生成回路よりも高い周波数のＮＲＺデ
ータ信号を得ることができる、磁気ディスク装置のクロ
ック生成回路、を提供することを目的としている。

〔課題を解決するための手段〕

本発明においては、上位回路から送られてくるホールド
信号に応じて所定の信号を出力するライズステイト回路
及びフォールスティト回路を有すると共に、下位回路か
ら送られてくるクロック信号の立上りエツジでライズス
テイト回路の出力信号を記憶するライズラッチ回路と、
クロック信号の立下りエツジでフォールスティト回路の
出力信号を記憶するフォールラッチ回路とを備え、ライ
ズステイト回路又はフォールスティト回路の出力を各別
に入力しクロック信号に応して「１」または「０」を出
力するライズクロック回路及びフォールクロック回路を
設け、これらライズクロック回路及びフォールクロック
回路の各出力を遅延させるライズディレィ回路及びフォ
ールデイレイ回路を装備し、ライズクロック回路とフォ
ールクロック回路の各出力及びライズディレィ回路とフ
ォールデイレイ回路の各出力をそれぞれ入力すると共に
、これらの内の何れかの出力がｒｌ、のときクロック信
号「１」を出力するクロック出力回路を具備する、とい
う構成を採っている。これによって前述した目的を達成
しようとするものである。

〔作　用〕

ホールド信号が（０）のときフォール信号の（０，０）
、（０，１）、（１，０）に従ってライズステイト信号
に（０，１）、　　（１，０）。

（０，０）を発生するとともにホールド信号が（１）の
ときフォール信号の（０，０）、（０゜１）、　　（１
，Ｏ）に従ってライズステイト信号に（０，Ｏ）、’　
（０，１）、　　（１，Ｏ）を発生し、ホールド信号が
（０）のときライス信号の（０゜０）、　　（０，１）
、（１，Ｏ）に従ってフォールスティト信号に（０，１
）、（１，Ｏ）、（０゜０）を発生するとともにホール
ド信号が（１）のときライズ信号の（０，Ｏ）、　　（
０，１）、　　（１゜０）に従ってフォールスティト信
号に（０，０）。

（０，１）、（１，Ｏ）を発生し、クロック信号の立ち
上がりエツジでライズステイト信号を記憶してライズ信
号を発生し、クロック信号の立ち下がりエツジでフォー
ルスティト信号を記憶してフォール信号を発生し、ライ
ズ信号の下位ビットが（１）でクロック信号が（０）の
ときライズクロック信号に（１）を出力するとともにそ
れ以外のときライズクロック信号に（０）を出力し、フ
ォール信号の下位ビットが（１）でクロック信号が（１
）のとき、フォールクロツタ信号に（１）を出力すると
ともにそれ以外のときフォールクロック信号に（０）を
出力し、ライズクロック信号を遅延させてライズディレ
ィ信号として出力し、フォールクロック信号を遅延させ
てフォールデイレイ信号として出力し、ライズクロック
信号、フォールクロック信号、ライズディレィ信号、フ
ォールデイレイ信号のいずれかが（１）のとき出力りロ
ック信号に（１）を発生するので、ホールド信号に応じ
て位相が変化する、入力クロック信号を３分の２分周し
た出力クロック信号を得ることができる。

〔実施例〕

以下、本発明の一実施例を第１図に基づいて説明する。

ここで、本実施例においては、３分の２分周を行う場合
について説明する。

この第１図に示す実施例では、まずライズステイト回路
１を設けて、ホールド信号すが（０）のときフォール信
号ｄの（０，０）、（０，１）。

（１，Ｏ）に従ってライズステイト信号ｅに（０゜１）
、（１，Ｏ）、（０，Ｏ）を発生するとともに、ホール
ド信号（ｂ）が（１）のときフォール信号（ｄ）の（０
，Ｏ）、（０，ｌ）、（１゜０）に従ってライズステイ
ト信号（ｅ）に（０゜０）、（０，１）、（１，Ｏ）を
発生する。また、フォールスティト回路２を設けて、ホ
ールド信号すが（０）のときライズ信号Ｃの（０，Ｏ）
。

（０，１）、　　（１，Ｏ）に従ってフォールスティト
信号ｆに（０，１）、（１，０）、（０，Ｏ）を発生す
るとともに、ホールド信号すが（１）のときライズ信号
Ｃの（０，Ｏ）、　　（０，１）。

（１，Ｏ）に従ってフォールスティト信号ｆに（０，０
）、　　（０，１）、　　（１，Ｏ）を発生する。

更に、ライズラッチ回路３を設けて、クロック信号ａの
立ち上がりエツジでライズステイト信号ｅを記憶してラ
イズ信号Ｃを発生する。フォールラッチ回路４を設けて
、クロック信号ａの立ち下がりエツジでフォールスティ
ト信号ｆを記憶してフォール信号ｄを発生する。また、
ライズクロック回路５を設けて、ライズ信号Ｃの下位ビ
ットが（１）でクロック信号ａが（０）のときライズク
ロック信号ｇに（１）を出力するとともに、それ以外の
ときライズクロック信号ｇに（０）を出力する。フォー
ルクロック回路６を設けて、フォール信号ｄの下位ビッ
トが（１）でクロック信号ａが（１）のとき、フォール
クロック信号りに（１）を出力するとともに、それ以外
のときフォールクロック信号りに（０）を出力する。ラ
イズディレィ回路７を設けて、ライズクロック信号ｇを
遅延させてライズディレィ信号ｉとして出力する。

フォールデイレイ回路８を設けて、フォールクロック信
号りを遅延させてフォールデイレイ信号ｊとして出力す
る。さらにクロック出力回路９を設けて、ライズクロッ
ク信号ｇ、フォールクロック信号り、ライズディレィ信
号ｉ、フォールデイレイ信号ｊのいずれかが（１）のと
き出力クロック信号ｋに（１）を発生する。これによっ
て、ホールド信号すに応じて位相が変化する、クロック
信号ａを分周した出力クロック信号ｋを発生するもので
ある。

図において、ライズステイト回路１．フォールスティト
回路２．ライズラッチ回路３．フォールラッチ回路４は
それぞれ２ビツトの出力を有している。ライズクロック
回路５には、ライズラッチ回路４の下位ビットのみが接
続され、フォールクロック回路６には、フォールラッチ
回路４の下位ビットのみが接続されているものとする。

また各信号の値を（Ｘ、　Ｘ）のように表記し、左側の
×は上位ビットのＯまたは１を表し、右側の×は下位ビ
ットの０または１を表すものとする。

ライズステイト回路１は、フォール信号ｄによって、フ
ォールラッチ回路４と接続され、ホールド信号すによっ
て図示されない上位回路と接続される。フォールスティ
ト回路２は、ライズ信号Ｃによって、ライズラッチ回路
３と接続され、ホールド信号すによって図示されない上
位回路と接続される。ライズラッチ回路３は、ライズス
テイト信号ｅによってライズステイト回路１と接続され
、クロック信号ａで図示されない下位回路と接続される
。フォールラッチ回路４は、フォールスティト信号ｆに
よってフォールスティト回路２と接続され、クロック信
号ａで図示されない下位回路と接続される。

ライズクロック回路５は、ライズ信号Ｃの下位ビットに
よってライズランチ回路３と接続され、クロック信号ａ
で図示されない下位回路と接続される。フォールクロッ
ク回路６は、フォール信号ｄの下位ビットによってフォ
ールラッチ回路４と接続され、クロック信号ａで図示さ
れない下位回路と接続される。ライズディレィ回路７は
、ライズクロック信号ｇによってライズクロック回路５
と接続される。フォールデイレイ回路８は、フォールク
ロック信号りによってフォールクロック回路６と接続さ
れる。

クロック出力回路９は、ライズディレィ信号ｉによって
ライズディレィ回路７と接続され、ライズクロック信号
ｇによってライズクロック回路５と接続され、フォール
デイレイ信号ｊによってフォールデイレイ回路８と接続
され、フォールクロック信号りによってフォールクロッ
ク回路６と接続され、出力クロック信号にで図示されな
い上位回路と接続される。

次に、図に示された各ブロックの機能について説明する
。

ライズステイト回路１は、ホールド信号すの値およびフ
ォール信号ｄの値に応じて、次の値を出力する。

ホールド信号ｂ＝　（０）、フォール信号ｄ＝（０，０
）ならば、ライズステイト信号ｅ＝（０，１）。

ホールド信号ｂ＝（ｏ）、フォール信号ｄ＝（０，１）
ならば、ライズステイト信号ｅ＝（１，０）。

ホールド信号ｂ＝（０）、フォール信号ｄ＝（１，０）
ならば、ライズステイト信号ｅ−（０，０）。

ホールド信号ｂ＝（１）、フォール信号ｄ＝（０，０）
ならば、ライズステイト信号ｅ−（０，Ｏ）。

ホールド信号ｂ＝（１）、フォール信号ｄ−（０，１）
ならば、ライズステイト信号ｅ＝（０，１）。

ホールド信号ｂ＝（１）、フォール信号ｄ＝（１，０）
ならば、ライズステイト信号ｅ＝（Ｌ　　Ｏ）。

ホールド信号すは、クロック信号ａの分周結果である出
力クロックにの位相を変化させたいとき、変化させたい
時間だけアクティブとなる信号である。

同様に、フォールスティト回路２は、ホールド信号すの
値およびライズ信号Ｃの値に応じて、次の値を出力する
。

ホールド信号ｂ＝（０）、　ライズ信号Ｃ＝　（０゜０
）ならば、フォールスティト信号ｆ＝　（０゜１）。

ホールド信号ｂ＝（０）、　　ライス信号Ｃ＝（０１）
ならば、フォールスティト信号ｆ＝（１゜Ｏ）。

ホールド信号ｂ＝（０）、　ライズ信号Ｃ＝　（１゜０
）ならば、フォールスティト信号ｆ＝（００）。

ホールド信号ｂ＝（１）、　　ライズ信号Ｃ＝（００）
ならば、フォールスティト信号ｆ＝（０゜０）、。

ホールド信号ｂ＝（１）、　　ライズ信号ｃ＝　（０゜
ｌ）ならば、フォールスティト信号ｆ＝（０゜１）。

ホールド信号ｂ＝（１）、　ライズ信号ｃ＝　（１゜０
）ならば、フォールスティト信号ｆ＝（１゜Ｏ）。

ライズラッチ回路３は、クロック信号ａの立ち上がりエ
ツジで、ライズステイト信号ｅを記憶してライズ信号Ｃ
を出力する。同様に、フォールラッチ回路４は、クロッ
ク信号ａの立ち下がりでエツジで、フォールスティト信
号ｆを記憶してフォール信号ｄを出力する。

ライズクロック回路５は、ライズ信号Ｃ＝　（＊。

１）（＊はｄｏｎ’　ｔ　ｃａｒｅを示す）でクロ７り
信号ａ＝　（０）のとき、ライズクロック信号ｇ＝（１
）とし、他の条件のとき、ライズクロック信号ｇ＝　（
０）とする。

フォールクロック回路６は、フォール信号ｄ＝（＊、１
）でクロック信号ａ＝（１）のとき、フォールクロック
信号り一（１）とし、他の条件のときフォールクロック
信号ｈ＝　（０）とする。

ライズディレィ回路７は、ライズクロック信号ｇを遅延
させて、ライズディレィ信号ｉに出方する。

フォールデイレイ回路８は、フォールクロック信号りを
遅延させて、フォールデイレイ信号ｊに出力する。

クロック出力回路９は、ライズクロック信号ｇ。

フォールクロック信号り、ライズディレィ信号ｉ。

フォールデイレイ信号ｊのいずれかが（１）のとき、（
１）を出力する。

次に、第１図における回路の動作について説明する。

まず、初期状態として、クロック信号ａ＝（０）、ホー
ルド信号ｂ＝（０）、　ライズ信号Ｃ−（０，０）であ
り、フォール信号ｄ＝（０，０）であるとする。この状
態では、ライズステイト信号ｅ＝（０，１）、フォール
スティト信号ｆ＝（０，１）が出力されている。また、
ライズクロック信号ｇ＝（０）、　フォールクロック信
号ｈ＝（０）、ライズディレィ信号ｉ＝　（０）、　　
フォールデイレイ信号ｊ＝　（０）であり、出力クロッ
ク信号に−（０）となっている。

クロック信号ａ＝（１）、ホールド信号ｂ＝（０）にな
ると、ライズラッチ回路３はライズステイト信号ｅの値
を取り込み、フォールラッチ回路４は現状の値を維持す
る。すなわち、ライズ信号ｃ−（０，１）、フォール信
号ｄ＝（０，０）となる。この状態では、ライズステイ
ト信号ｅ＝（０，１）、フォールスティト信号ｆ＝　（
１゜０）となる。また、ライズクロック信号ｇ＝（０）
、フォールクロック信号ｈ＝（０）、　　ライズディレ
ィ信号ｉ＝　（０）、　フォールデイレイ信号ｊ−（０
）となるので、出力クロック信号に＝（０）となる。

次に、クロック信号ａ＝（０）、ホールド信号ｂ＝　（
０）になると、フォールラッチ回路４はフォールスティ
ト信号ｆの値を取り込み、ライズラッチ回路３は現状の
値を維持する。すなわち、ライズ信号ｃ＝（０，１）、
　フォール信号ｄ＝（１゜０）となる。この状態では、
ライズステイト信号ｅ＝（０，０）、フォールスティト
信号ｆ＝（１゜Ｏ）となる。また、ライズクロック信号
ｇ＝（１）、フォールクロツタ信号ｈ＝（０）、　　ラ
イズディレィ信号１＝（１）、　フォールデイレイ信号
ｊ−（０）となるので、出力り口・ンク信号に＝（１）
となる。

以下、同様に各信号が変化して、出力クロック信号ｋに
、時間順に、１．Ｏ，Ｏの繰り返しが出力される。

これによって、クロック信号ａを３分の２分周した信号
が、出力クロック信号ｋに出力される。

次に、以下に示す状態のとき、ホールド信号す−（１）
になったときの動作を考える。

クロック信号ａ＝（０）、　　ライズ信号ｃ＝　（０゜
０）、フォール信号ｄ＝（０，１）、　ライズステイト
信号ｅ＝　（１，Ｏ）、フォールスティト信号ｆ＝（０
，１）、　ライズクロック信号ｇ＝（０）。

フォールクロック信号ｈ＝（０）、　ライズディレィ信
号１−（０）、　　フォールデイレイ信号ｊ＝（０）、
出力クロック信号に＝　（０）この状態でホールド信号
ｂ＝　（１）になると、ライズステイト信号ｅ＝（０，
１）、フォールスティト信号ｆ＝　（０，Ｏ）に変化す
る。

次にクロック信号ａ＝（１）となり、ホールド信号ｂ＝
　（０）になると、各信号は以下のように変化する。

ライズ信号ｃ＝（０，ｌ）、　フォール信号ｄ＝（０，
１）、ライズステイト信号ｅ＝（１，０）。

フォールスティト信号ｆ＝　（１，Ｏ）、ライズクロッ
ク信号ｇ＝　（０）、フォールクロック信号ｈ＝（１）
、　　ライズディレィ信号１＝（０）、フォールデイレ
イ信号ｊ＝（１）、出力クロック信号に＝　（１） 次にクロック信号ａ＝　（０）になると、下記のように
なる。

ライズ信号ｃ＝（０，１）、フォール信号ｄ＝（１，Ｏ
）、　　ライズステイト信号ｅ＝（Ｑ、Ｏ）。

フォールスティト信号ｆ＝（１，Ｏ）、　ライズクロッ
ク信号ｇ＝（１）、フォールクロック信号ｈ＝（０）、
　　ライズディレィ信号１＝（１）、　フォールデイレ
イ信号ｊ＝（０）、出力クロック信号に＝　（１） 以降は、ホールド信号ｂ＝　（０）の状態にもどる。

すなわち出力クロック信号に＝（１）が連続したことに
よって、出力クロック信号にの位相が変化したことにな
る。

なお、ライズディレィ回路７．フォールデイレイ回路８
は、ライズクロック回路５およびフォールクロック回路
６の遅延時間差のために生じる、スパイクを打ち消す作
用を行う。

このように本発明では、クロック信号ａの立ち上がりエ
ツジと立ち下がりエツジの両方を使用することによって
、３分の２分周を実現することができる。

〔発明の効果〕

以上説明したように本発明によれば、基準クロック信号
の立ち上がりエツジと、立ち下がりエツジを使用するこ
とによって、従来と同等の素子を使用しながら、基準ク
ロック信号として従来と同じ周波数を使用するならば、
従来の約２倍の周波数のＮＲＺデータ信号が得られると
いう効果を奏することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １−　ライズステイト回路、２−・−フォールスティト
回路、３・−・ライズラッチ回路、４−フォールラッチ
回路、５・−ライズクロック回路、６−・フォールクロ
ック回路、７−　ライズディレィ回路、８−・フォール
デイレイ回路、９−クロック出力回路。 出願人　　日　本　電　気　株式会社 代理人　　弁理士　　　高　橋　　勇

Claims (1)

【特許請求の範囲】
1. （１）、上位回路から送られてくるホールド信号に応じ
   て所定の信号を出力するライズステイト回路及びフォー
   ルステイト回路を有すると共に、下位回路から送られて
   くるクロック信号の立上りエッジで前記ライズステイト
   回路の出力信号を記憶するライズラッチ回路と、前記ク
   ロック信号の立下りエッジで前記フォールステイト回路
   の出力信号を記憶するフォールラッチ回路とを備え、前
   記ライズステイト回路又はフォールステイト回路の出力
   を各別に入力し前記クロック信号に応じて「１」または
   「０」を出力するライズクロック回路及びフォールクロ
   ック回路を設け、 これらライズクロック回路及びフォールクロック回路の
   各出力を遅延させるライズディレィ回路及びフォールデ
   イレイ回路を装備し、 前記ライズクロック回路とフォールクロック回路の各出
   力及び前記ライズディレィ回路とフォールデイレイ回路
   の各出力をそれぞれ入力すると共に、これらの内の何れ
   かの出力が「１」のときクロック信号「１」を出力する
   クロック出力回路を具備したことを特徴とする磁気ディ
   スク装置のクロック生成装置。