JPH0340948B2 - - Google Patents
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- Publication number
- JPH0340948B2 JPH0340948B2 JP58233125A JP23312583A JPH0340948B2 JP H0340948 B2 JPH0340948 B2 JP H0340948B2 JP 58233125 A JP58233125 A JP 58233125A JP 23312583 A JP23312583 A JP 23312583A JP H0340948 B2 JPH0340948 B2 JP H0340948B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- polycrystalline silicon
- forming
- film
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法、詳しくは半導
体基板に断面Ｕ字形の溝（以下Ｕ溝と記す）を形
成してこの溝に絶縁物を埋め込んでなす絶縁分離
層の形成方法に関する。
体基板に断面Ｕ字形の溝（以下Ｕ溝と記す）を形
成してこの溝に絶縁物を埋め込んでなす絶縁分離
層の形成方法に関する。
(2) 技術の背景
Ｕ溝を用いた絶縁分離層形成方法は、半導体基
板に形成したＵ溝に絶縁物として多結晶シリコン
（ポリシリコン）を充填する方法であり、高集積
化に適している。以下第１図を参照して絶縁分離
層形成工程を説明すると、先ず同図ａに示す如く
シリコン（Si）基板１上に二酸化シリコン
（SiO2）膜２を形成し、次いで窒化シリコン
（Si3N4）膜３を形成する。しかる後マスクパタ
ーンを形成してリアクテイブイオンエツチング
（RIE）によりＵ溝４を掘り、次いで例えば熱酸
化法によりＵ溝４の壁面にSiO2膜５を形成する。
板に形成したＵ溝に絶縁物として多結晶シリコン
（ポリシリコン）を充填する方法であり、高集積
化に適している。以下第１図を参照して絶縁分離
層形成工程を説明すると、先ず同図ａに示す如く
シリコン（Si）基板１上に二酸化シリコン
（SiO2）膜２を形成し、次いで窒化シリコン
（Si3N4）膜３を形成する。しかる後マスクパタ
ーンを形成してリアクテイブイオンエツチング
（RIE）によりＵ溝４を掘り、次いで例えば熱酸
化法によりＵ溝４の壁面にSiO2膜５を形成する。
次いで化学気相成長（CVD）法によりポリシ
リコン６を成長して上記Ｕ溝４を埋没させ（同図
ｂ）、最後にポリツシユにより窒化膜３上のポリ
シリコン６を除去して平坦化する（同図ｃ）。
リコン６を成長して上記Ｕ溝４を埋没させ（同図
ｂ）、最後にポリツシユにより窒化膜３上のポリ
シリコン６を除去して平坦化する（同図ｃ）。
ところで上述した絶縁分離層の形成方法におい
てはＵ溝４をポリシリコン６により完全に埋没
し、ポリツシユした後の表面が平坦であることが
要望されている。
てはＵ溝４をポリシリコン６により完全に埋没
し、ポリツシユした後の表面が平坦であることが
要望されている。
(3) 従来技術と問題点
上述した従来の絶縁分離層形成方法においては
Ｕ溝内に埋め込まれたポリシリコン中に化学的に
不安定な部分ができ、水酸化カリウム（KOH）
の如きアルカリ溶液を用いるポリツシユで表面に
す（空隙の存在する部分）ができ平坦化が達成さ
れない問題があつた。これを第２図を参照して更
に詳しく説明すると、Ｕ溝４を形成した後の
CVD法によるポリシリコン６の成長は、同図ａ
に符号７，８および９を付した破線で示す如く、
Ｕ溝４の壁面すなわちSiO2膜５および表面の窒
化膜３上のすべての場所において等速度で膜成長
が進行し、破線７、破線８、次いで破線９の順に
ポリシリコン膜６が徐々に形成される。そして上
記破線７，８および９で示す膜成長過程では、グ
レイン（Grain）が成長方向に化学的に安定な結
合をなして形成されていく。
Ｕ溝内に埋め込まれたポリシリコン中に化学的に
不安定な部分ができ、水酸化カリウム（KOH）
の如きアルカリ溶液を用いるポリツシユで表面に
す（空隙の存在する部分）ができ平坦化が達成さ
れない問題があつた。これを第２図を参照して更
に詳しく説明すると、Ｕ溝４を形成した後の
CVD法によるポリシリコン６の成長は、同図ａ
に符号７，８および９を付した破線で示す如く、
Ｕ溝４の壁面すなわちSiO2膜５および表面の窒
化膜３上のすべての場所において等速度で膜成長
が進行し、破線７、破線８、次いで破線９の順に
ポリシリコン膜６が徐々に形成される。そして上
記破線７，８および９で示す膜成長過程では、グ
レイン（Grain）が成長方向に化学的に安定な結
合をなして形成されていく。
他方、膜成長に進むにつれてＵ溝４内の空洞は
壁面から成長したポリシリコン膜により徐々に狭
められ、ついには壁面から成長してきた膜表面が
破線１０の位置で出合つてＵ溝４が埋められる。
壁面から成長したポリシリコン膜により徐々に狭
められ、ついには壁面から成長してきた膜表面が
破線１０の位置で出合つてＵ溝４が埋められる。
ところが上記破線１０付近における膜成長過程
では、成長してきた膜表面の間に新たに成長する
グレインはこの間にはめ込まれるため結合の自由
度がなくなり化学的に不安定な界面が形成され
る。この結果ポリツシユにおいて上記界面がアル
カリ溶液でエツチングされてこの部分に亀裂が生
じ、同図ｂに示す如く平坦化後表面にす１１がで
きる。当該す１１は配線工程において断線などの
原因となり、半導体装置の製造における歩留り低
下をまねく問題を生じる。
では、成長してきた膜表面の間に新たに成長する
グレインはこの間にはめ込まれるため結合の自由
度がなくなり化学的に不安定な界面が形成され
る。この結果ポリツシユにおいて上記界面がアル
カリ溶液でエツチングされてこの部分に亀裂が生
じ、同図ｂに示す如く平坦化後表面にす１１がで
きる。当該す１１は配線工程において断線などの
原因となり、半導体装置の製造における歩留り低
下をまねく問題を生じる。
他方、RIEでＵ溝を形成する場合、理想的には
同図ａに示す角度θが90度で壁面が垂直に掘れる
ことが望まれるが、しばしばθが90度以下で開口
部より底の方が広いＵ溝ができることが経験され
ている。このような場合は前記界面部分の化学的
結合が更に弱くなつたり、場合によつては空洞が
残ることがあるため平坦化が一層困難となる問題
がある。以上のような状況により、従来技術にお
いてＵ溝の埋込みおよび平坦化が達成される比率
が低められるという問題もあつた。
同図ａに示す角度θが90度で壁面が垂直に掘れる
ことが望まれるが、しばしばθが90度以下で開口
部より底の方が広いＵ溝ができることが経験され
ている。このような場合は前記界面部分の化学的
結合が更に弱くなつたり、場合によつては空洞が
残ることがあるため平坦化が一層困難となる問題
がある。以上のような状況により、従来技術にお
いてＵ溝の埋込みおよび平坦化が達成される比率
が低められるという問題もあつた。
(4) 発明の目的
本発明は上記従来の欠点に鑑み、Ｕ溝を用いた
絶縁分離層形成方法において当該Ｕ溝の形状にか
かわりなくポリシリコンで埋めたＵ溝の開口部を
平坦化することができる半導体装置の製造方法の
提供を目的とする。
絶縁分離層形成方法において当該Ｕ溝の形状にか
かわりなくポリシリコンで埋めたＵ溝の開口部を
平坦化することができる半導体装置の製造方法の
提供を目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば、半導体基板
に断面Ｕ字形の溝を形成し、該溝の表面に酸化膜
を形成した後該溝を多結晶シリコンで埋めてなす
絶縁分離層の形成方法にして、該多結晶シリコン
を該溝を埋没させ該半導体基板表面を全面覆う厚
さに成長し、該半導体基板の融点以下の温度で不
活性雰囲気中でアニールを行ない、該溝部の多結
晶シリコンに生じた化学的に不安定な界面におけ
る多結晶シリコンのグレインの再整合を行ない耐
化学エツチング性をもつ界面を形成し、該溝部上
を含む全面の多結晶シリコンをアルカリ溶液を含
むポリツシユにより除去して該溝部に多結晶をシ
リコンを残すことを特徴とする半導体装置の製造
方法を提供することによつて達成される。
に断面Ｕ字形の溝を形成し、該溝の表面に酸化膜
を形成した後該溝を多結晶シリコンで埋めてなす
絶縁分離層の形成方法にして、該多結晶シリコン
を該溝を埋没させ該半導体基板表面を全面覆う厚
さに成長し、該半導体基板の融点以下の温度で不
活性雰囲気中でアニールを行ない、該溝部の多結
晶シリコンに生じた化学的に不安定な界面におけ
る多結晶シリコンのグレインの再整合を行ない耐
化学エツチング性をもつ界面を形成し、該溝部上
を含む全面の多結晶シリコンをアルカリ溶液を含
むポリツシユにより除去して該溝部に多結晶をシ
リコンを残すことを特徴とする半導体装置の製造
方法を提供することによつて達成される。
(6) 発明の実施例
以下本発明実施例を図面によつて詳述する。
上記構成で述べた如く本発明はポリシリコン成
長後従来化学的に弱いものであつた界面をアニー
ルによつて整合させて化学的強度をもたせるもの
である。以下その工程を詳しく説明する。
長後従来化学的に弱いものであつた界面をアニー
ルによつて整合させて化学的強度をもたせるもの
である。以下その工程を詳しく説明する。
先ず従来技術におけると同様に第１図ａに示す
如くシリコン基板１上にSiO2膜２およびSi3N4膜
３を形成した後エツチングマスクを形成してRIE
によりＵ溝４を掘り、次いで壁面にSiO2膜５を
形成する。かかる工程において、Ｕ溝の開口幅Ｗ
は例えば3μｍ〜7μｍであり、また壁面のSiO2膜
５の形成は熱酸化法によつて行い、その温度は
900℃〜1000℃、形成される膜厚は500〜3000Åで
ある。
如くシリコン基板１上にSiO2膜２およびSi3N4膜
３を形成した後エツチングマスクを形成してRIE
によりＵ溝４を掘り、次いで壁面にSiO2膜５を
形成する。かかる工程において、Ｕ溝の開口幅Ｗ
は例えば3μｍ〜7μｍであり、また壁面のSiO2膜
５の形成は熱酸化法によつて行い、その温度は
900℃〜1000℃、形成される膜厚は500〜3000Åで
ある。
次いで第３図に示す如くポリシリコン６を減圧
CVD法によつて2μｍ〜3μｍの厚さに成長しＵ溝
４を埋没させる。このときポリシリコン６内に化
学的結合の弱い界面１２ができる。次いで窒素
（N2）雰囲気中700℃〜1200℃の温度で適宜時間
を定めてアニールを行う。例えば本願の発明者に
よれば、温度を900℃以上、時間を30分以上とす
ると十分な効果が得られることが確認された。か
かるアニールにより界面１２においてグレインの
再整合が行われて化学的に強い界面となり、アル
カリ溶液に侵されることがない。また当該アニー
ルを行えば、界面１２のところに空洞があつたと
してもこの空洞を消滅させることができることが
確認された。
CVD法によつて2μｍ〜3μｍの厚さに成長しＵ溝
４を埋没させる。このときポリシリコン６内に化
学的結合の弱い界面１２ができる。次いで窒素
（N2）雰囲気中700℃〜1200℃の温度で適宜時間
を定めてアニールを行う。例えば本願の発明者に
よれば、温度を900℃以上、時間を30分以上とす
ると十分な効果が得られることが確認された。か
かるアニールにより界面１２においてグレインの
再整合が行われて化学的に強い界面となり、アル
カリ溶液に侵されることがない。また当該アニー
ルを行えば、界面１２のところに空洞があつたと
してもこの空洞を消滅させることができることが
確認された。
他方上記アニールはその処理温度として基板シ
リコンの融点（約1320℃）以上の高温を必要とし
ないため、基板を溶解することなくグレインの整
合、界面の化学的結合の強化ができる利点をも
つ。
リコンの融点（約1320℃）以上の高温を必要とし
ないため、基板を溶解することなくグレインの整
合、界面の化学的結合の強化ができる利点をも
つ。
上記アニールの後は従来と同様にしてポリツシ
ユにより平坦化を行う。この場合ポリシリコン内
の界面はすでに化学的に強化されているので第２
図ｂに符号１１で示すすの発生がなく第１図ｃに
示す如き平坦化が達成される。また本発明は第２
図ａに示す角度θが90度以下でポリシリコン内に
空洞が残つていても平坦化を達成できるため、Ｕ
溝形状にかかわりなく実施できるものである。
ユにより平坦化を行う。この場合ポリシリコン内
の界面はすでに化学的に強化されているので第２
図ｂに符号１１で示すすの発生がなく第１図ｃに
示す如き平坦化が達成される。また本発明は第２
図ａに示す角度θが90度以下でポリシリコン内に
空洞が残つていても平坦化を達成できるため、Ｕ
溝形状にかかわりなく実施できるものである。
なおアニールにおける温度および時間は上記実
施例に限るものではなく、シリコン基板の溶融温
度以下で適宜設定するものとする。
施例に限るものではなく、シリコン基板の溶融温
度以下で適宜設定するものとする。
(7) 発明の効果
以上詳細に説明したように本発明によれば、Ｕ
溝に用いた絶縁分離層形成方法において当該Ｕ溝
の形状にかかわりなくポリシリコンによる埋込み
および表面の平坦化が達成できるため基板に形成
される半導体素子の絶縁分離が確実にでき、また
表面が平坦であるため配線工程における断線防止
もでき、半導体装置の高集積化および信頼性の向
上、また半導体装置の製造における歩留り向上に
効果大である。
溝に用いた絶縁分離層形成方法において当該Ｕ溝
の形状にかかわりなくポリシリコンによる埋込み
および表面の平坦化が達成できるため基板に形成
される半導体素子の絶縁分離が確実にでき、また
表面が平坦であるため配線工程における断線防止
もでき、半導体装置の高集積化および信頼性の向
上、また半導体装置の製造における歩留り向上に
効果大である。
第１図、第２図および第３図はＵ溝による絶縁
分離層形成工程を示す半導体装置要部の断面図で
ある。 １……シリコン基板、２，５……SiO2膜、３
……Si3N4膜、４……Ｕ溝、６……ポリシリコ
ン、１１……す、１２……界面。
分離層形成工程を示す半導体装置要部の断面図で
ある。 １……シリコン基板、２，５……SiO2膜、３
……Si3N4膜、４……Ｕ溝、６……ポリシリコ
ン、１１……す、１２……界面。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に断面Ｕ字形の溝を形成し、該溝
の表面に酸化膜を形成した後該溝を多結晶シリコ
ンで埋めてなす絶縁分離層の形成方法にして、 該多結晶シリコンを該溝を埋没させ該半導体基
板表面を全面覆う厚さに成長し、 該半導体基板の融点以下の温度で不活性雰囲気
中でアニールを行ない、該溝部の多結晶シリコン
に生じた化学的に不安定な界面における多結晶シ
リコンのグレインの再整合を行ない耐化学エツチ
ング性をもつ界面を形成し、 該溝部上を含む全面の多結晶シリコンをアルカ
リ溶液を含むポリツシユにより除去して該溝部に
多結晶をシリコンを残すことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233125A JPS60124840A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233125A JPS60124840A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124840A JPS60124840A (ja) | 1985-07-03 |
| JPH0340948B2 true JPH0340948B2 (ja) | 1991-06-20 |
Family
ID=16950142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233125A Granted JPS60124840A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124840A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| JPH113936A (ja) | 1997-06-13 | 1999-01-06 | Nec Corp | 半導体装置の製造方法 |
| US6221735B1 (en) * | 2000-02-15 | 2001-04-24 | Philips Semiconductors, Inc. | Method for eliminating stress induced dislocations in CMOS devices |
| US10879106B2 (en) * | 2018-02-21 | 2020-12-29 | Texas Instruments Incorporated | Apparatus with overlapping deep trench and shallow trench and method of fabricating the same with low defect density |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5882532A (ja) * | 1981-11-11 | 1983-05-18 | Toshiba Corp | 素子分離方法 |
| JPS58168259A (ja) * | 1982-03-30 | 1983-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
-
1983
- 1983-12-09 JP JP58233125A patent/JPS60124840A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124840A (ja) | 1985-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |