JPH0834242B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコン半導体装置及びその製造方法に関
し、特に素子間の絶縁分離溝及びその製造方法に関す
る。
〔従来の技術〕
従来、この種の溝分離は、第３図（ｃ）に示すように
溝内部を多結晶シリコン膜6bで埋設し多結晶シリコン膜
6b上を酸化しシリコン酸化膜９の絶縁膜を形成するか、
第４図（ｃ）に示すように溝内部をボロンリン珪酸ガラ
ス膜８などの絶縁膜で埋設していた。
第３図（ａ）〜（ｃ）は従来の多結晶シリコン膜埋設
による溝分離形成の製造方法の工程順断面図である。第
３図（ａ）はシリコン基板１の上表面にシリコン酸化
膜，シリコン窒化膜３を順次形成し写真食刻法により選
択的にシリコン窒化膜，シリコン酸化膜２に開孔部を設
け、次いで開孔部に露出したシリコン基板１を異方性食
刻法により３〜５μｍ深さの溝を形成し、シリコン窒化
膜３を耐酸化性マスクとして溝内表面に100Åの厚さの
シリコン酸化膜３を形成し、多結晶シリコン膜６を減圧
CVD法により表面がほぼ平坦となるまで成長を行ったと
ころである。次に第３図（ｂ）に示すように多結晶シリ
コン膜６をエッチバックし、多結晶シリコン膜６の表面
をシリコン基板１の表面と一致させる。次に、第３図
（ｃ）に示すように、シリコン窒化膜３をマスクに、多
結晶シリコン膜6bを酸化し、シリコン酸化膜９を形成し
シリコン窒化膜３を除去し溝分離が形成される。
従来の溝分離の第２の製造方法として第４図（ａ）〜
（ｃ）がある。第４図（ａ）は第３図（ａ）に示したよ
うに溝を形成し溝内表面にシリコン酸化膜４を形成し、
第４図（ａ）に示すシリコン窒化膜３を除去した後、シ
リコン窒化膜５を形成し、ボロン珪酸ガラス膜７を溝内
部に埋設したところである。次に第４図（ｂ）に示すよ
うに、熱処理を施し、ボロンリン珪酸ガラス膜7bをリフ
ローする。次に、第４図（ｃ）に示すように、ボロンリ
ン珪酸ガラス膜7bをエッチバックしシリコン基板１とボ
ロンリン珪酸ガラス膜7cとの表面を一致させ、次にシリ
コン酸化膜８を堆積し分離溝を形成する。
〔発明が解決しようとする課題〕
上述した従来の溝分離は、溝内部を第３図（ｃ）に示
すように溝内部を多結晶シリコン膜6bで埋設する構造で
は、絶縁膜埋設より素子間容量が増加し素子の高速化の
障害となる。また、溝形成時に多結晶シリコン膜6bの表
面を酸化するために、素子領域に結晶欠陥を発生させ、
素子特性上問題を生じる。また第３図（ｃ）の矢印で示
す円内のようにシリコン酸化膜９の溝側壁端部において
酸化膜９の厚さが減少するために、素子領域に通じる開
孔を設ける際に、開孔部と溝の余裕を縮小すると溝内の
多結晶シリコン膜上にも開孔部が形成され、素子間の短
絡という問題が生じるという欠点がある。次に第４図
（ｃ）に示すようにボロンリン珪酸ガラス膜などの絶縁
膜7cで溝を埋設すると素子領域のシリコンとの熱膨張係
数の差による歪みの問題を生じる。また埋設工程におい
て第４図（ａ）に示すようにボロンリン珪酸ガラス膜中
に“す”が発生しリフロー後も溝上部に段差が生じ後工
程でのアルミ残りによる短絡などの問題が生じるという
欠点がある。
本発明の目的は、溝分離領域に埋設した絶縁膜による
結晶欠陥又は、溝分離形成時に生じる結晶欠陥を低減さ
せるとともに、溝形状による短絡などの問題を解決した
半導体装置およびその製造方法を得ることにある。
〔課題を解決するための手段〕
本発明によれば、溝のうち下側を多結晶シリコンで埋
め、残りの上側をボロン・リン珪酸ガラスで埋めるよう
にし、前記多結晶シリコンと溝内の絶縁膜との接触面積
を低減しその上にボロン・リン珪酸ガラスを設けること
でシリコン基板とボロン・リン珪酸ガラスとの熱膨張率
の差による歪みを回避した半導体装置を得る。
また、本発明によれば、半導体基板の一主面上により
基板内部に向かう溝を形成する工程と、該溝の内部表面
に絶縁膜を形成する工程と、多結晶シリコン膜を前記絶
縁膜上に堆積し、前記溝の下側部分を充填する工程と、
しかる後当該溝の残された上側部分をボロン・リン珪酸
ガラス膜で充填する工程と、前記ボロン・リン珪酸ガラ
ス膜の表面をシリコン酸化膜で覆う工程とを有すること
を特徴とする半導体装置の製造方法を得る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第２図（ａ）〜（ｃ）及び第１図は本発明の一実施例
を工程順に示した断面図である。第２図（ａ）はシリコ
ン半導体基板１上に熱酸化法によりシリコン酸化膜２を
1000Å厚に形成し、写真食刻法により選択的にシリコン
酸化膜２に開孔部を設け、次いで開孔部に露出したシリ
コン基板１に異方性食刻法により深さ４μｍの溝を形成
し、溝内壁を選択的に酸化しシリコン酸化膜４を2000Å
厚に形成し、シリコン窒化膜５を1000Å厚に減圧式CVD
法により堆積し、多結晶シリコン膜を２μｍ厚に堆積し
たところである。次に、多結晶シリコン膜６をシリコン
基板１表面から深さ0.3〜0.5μｍの深さまでエッチバッ
クし第２図（ｂ）となる。次に、第２図（ｃ）に示すよ
うに、ボロンリン珪酸ガラス膜７を２μｍ厚に堆積し90
0℃から1000℃の熱処理を施してボロンリン珪酸ガラス
膜９をリフローし、表面を平坦化する。次に第１図に示
すようにボロンリン珪酸ガラス膜７を弗化水素酸などに
より溝が平坦になるように残した後シリコン酸化膜８を
成長させる。このとき、ボロンリン珪酸ガラス膜の堆積
には、TEOSの熱分解による減圧CVD法を用いることでよ
り平坦な形状を得ることが可能となる。また溝内部にシ
リコン窒化膜５を形成することによりボロンリン珪酸ガ
ラス膜69からシリコン基板１へのボロン原子あるいはリ
ン原子の拡散を防止するのに有効である。
〔発明の効果〕
以上説明したように、本発明は溝内部を多結晶シリコ
ン膜及びボロンリン珪酸ガラス膜で埋設しているため
に、熱膨張による結晶歪及び溝内の多結晶シリコン膜表
面の酸化工程が必要ないため、酸化時の堆積増加による
歪が生じないという効果がある。またシリコン基板表面
から溝内の多結晶シリコン膜表面までの深さがシリコン
基板上の絶縁膜厚さよりも充分に深いためシリコン基板
１中に形成した素子へのコンタクト孔を開孔する際のコ
ンタクト孔と溝との余裕が最小限に短縮でき、素子の微
細化に有効である。またボロンリン珪酸ガラス膜を埋設
する深さを２μｍ以内に抑えることによりボロンリン珪
酸ガラス膜堆積時に第４図（ａ）に示すような“す”の
発生が無く溝上面の平坦性向上に効果が大きいという効
果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体装置の断面図、
第２図（ａ）〜（ｃ）は本発明の一実施例による製造方
法を工程順に示した断面図、第３図（ａ）〜（ｃ）及び
第４図（ａ）〜（ｃ）はそれぞれ従来の半導体装置の各
例を工程順に示した断面図である。 １……シリコン基板、2,4,8,9……シリコン酸化膜、3,5
……シリコン窒化膜、６……多結晶シリコン膜、７……
ボロンリン珪酸ガラス膜。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の一主面上より基板内に向かう
    溝を有し、該溝の側壁及び底部にシリコン酸化膜とシリ
    コン窒化膜よりなる絶縁膜を有し、該溝の底部より少な
    くとも溝の上部の一部を残して埋設した多結晶シリコン
    膜を有し、該多結晶シリコン膜の上部に残った溝にボロ
    ン・リン珪酸ガラス膜を有し、該ボロン・リン珪酸ガラ
    ス膜がシリコン酸化膜で覆われていることを特徴とする
    半導体装置。
  2. 【請求項２】半導体基板の一主面上より基板内に向かう
    溝を形成する工程と、該溝の側壁に絶縁膜を形成する工
    程と、該溝の側壁にシリコン酸化膜とシリコン窒化膜よ
    りなる絶縁膜を形成する工程と、多結晶シリコン膜を前
    記絶縁膜上に堆積し、前記溝内部に充填する工程と、前
    記多結晶シリコン膜を前記溝内部にのみ残すようにエッ
    チバックする工程と、全面にボロン・リン珪酸ガラス膜
    を堆積する工程と、前記ボロン・リン珪酸ガラス膜をリ
    フローして平坦化する工程と、前記ボロン・リン珪酸ガ
    ラス膜をエッチバックして溝内部に前記ボロンリン珪酸
    ガラス膜を残す工程と、前記溝内の露出したボロン・リ
    ン珪酸ガラス膜上をシリコン酸化膜で覆う工程とを有す
    ることを特徴とする半導体装置の製造方法。
  3. 【請求項３】前記ボロン・リン珪酸ガラス膜をテトラエ
    トオキシルオルソシリケート（TEOS）の熱分解による減
    圧気相成長法により堆積させることを特徴とする特許請
    求範囲第２項記載の半導体装置の製造方法。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
US5387550A (en) * 1992-02-07 1995-02-07 Micron Technology, Inc. Method for making a fillet for integrated circuit metal plug
US5716888A (en) * 1993-06-30 1998-02-10 United Microelectronics Corporation Stress released VLSI structure by void formation
US5393709A (en) * 1993-06-30 1995-02-28 United Microelectronics Corporation Method of making stress released VLSI structure by the formation of porous intermetal layer
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5516720A (en) * 1994-02-14 1996-05-14 United Microelectronics Corporation Stress relaxation in dielectric before metallization
JPH07326659A (ja) 1994-06-02 1995-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
US5508234A (en) * 1994-10-31 1996-04-16 International Business Machines Corporation Microcavity structures, fabrication processes, and applications thereof
US6008526A (en) * 1995-05-30 1999-12-28 Samsung Electronics Co., Ltd. Device isolation layer for a semiconductor device
US5616513A (en) * 1995-06-01 1997-04-01 International Business Machines Corporation Shallow trench isolation with self aligned PSG layer
KR100226488B1 (ko) * 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US6333274B2 (en) 1998-03-31 2001-12-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including a seamless shallow trench isolation step
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
US6734564B1 (en) * 1999-01-04 2004-05-11 International Business Machines Corporation Specially shaped contact via and integrated circuit therewith
US6080638A (en) * 1999-02-05 2000-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of thin spacer at corner of shallow trench isolation (STI)
US6156642A (en) * 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
KR20000074355A (ko) * 1999-05-20 2000-12-15 김영환 반도체소자의 격리영역 형성방법
US6214698B1 (en) * 2000-01-11 2001-04-10 Taiwan Semiconductor Manufacturing Company Shallow trench isolation methods employing gap filling doped silicon oxide dielectric layer
US6482716B1 (en) * 2000-01-11 2002-11-19 Infineon Technologies North America Corp. Uniform recess depth of recessed resist layers in trench structure
JP2001326273A (ja) * 2000-05-16 2001-11-22 Denso Corp 半導体装置の製造方法
US6277709B1 (en) * 2000-07-28 2001-08-21 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation structure
US6465325B2 (en) * 2001-02-27 2002-10-15 Fairchild Semiconductor Corporation Process for depositing and planarizing BPSG for dense trench MOSFET application
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6777829B2 (en) 2002-03-13 2004-08-17 Celis Semiconductor Corporation Rectifier utilizing a grounded antenna
TW536775B (en) * 2002-04-18 2003-06-11 Nanya Technology Corp Manufacturing method of shallow trench isolation structure
US6780728B2 (en) 2002-06-21 2004-08-24 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
KR100518536B1 (ko) * 2002-08-07 2005-10-04 삼성전자주식회사 반도체 소자의 표면 평탄화 방법과 그에 따라 제조된반도체 소자
US6825097B2 (en) 2002-08-07 2004-11-30 International Business Machines Corporation Triple oxide fill for trench isolation
JP2004111429A (ja) * 2002-09-13 2004-04-08 Renesas Technology Corp 半導体装置
DE10246389B4 (de) * 2002-10-04 2007-04-26 Infineon Technologies Ag Verfahren zum Herstellen eines Trench-Halbleiterbauelements
US7384727B2 (en) * 2003-06-26 2008-06-10 Micron Technology, Inc. Semiconductor processing patterning methods
US7166539B2 (en) * 2003-07-22 2007-01-23 Micron Technology, Inc. Wet etching method of removing silicon from a substrate
US7115532B2 (en) * 2003-09-05 2006-10-03 Micron Technolgoy, Inc. Methods of forming patterned photoresist layers over semiconductor substrates
US6969677B2 (en) * 2003-10-20 2005-11-29 Micron Technology, Inc. Methods of forming conductive metal silicides by reaction of metal with silicon
US7026243B2 (en) * 2003-10-20 2006-04-11 Micron Technology, Inc. Methods of forming conductive material silicides by reaction of metal with silicon
US7153769B2 (en) * 2004-04-08 2006-12-26 Micron Technology, Inc. Methods of forming a reaction product and methods of forming a conductive metal silicide by reaction of metal with silicon
US7119031B2 (en) * 2004-06-28 2006-10-10 Micron Technology, Inc. Methods of forming patterned photoresist layers over semiconductor substrates
US7241705B2 (en) 2004-09-01 2007-07-10 Micron Technology, Inc. Methods of forming conductive contacts to source/drain regions and methods of forming local interconnects
KR100745917B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20070249127A1 (en) * 2006-04-24 2007-10-25 Freescale Semiconductor, Inc. Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same
US7670895B2 (en) * 2006-04-24 2010-03-02 Freescale Semiconductor, Inc Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer
US7491622B2 (en) * 2006-04-24 2009-02-17 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer formed using an inductively coupled plasma
US7528078B2 (en) * 2006-05-12 2009-05-05 Freescale Semiconductor, Inc. Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer
KR100764742B1 (ko) * 2006-06-16 2007-10-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP2109879A4 (en) * 2007-01-09 2011-05-18 Maxpower Semiconductor Inc Semiconductor device and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56160050A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Semiconductor device and manufacture thereof
JPS57133645A (en) * 1981-02-12 1982-08-18 Fujitsu Ltd Semiconductor integrated circuit device and manufacture thereof
DE3265339D1 (en) * 1981-03-20 1985-09-19 Toshiba Kk Method for manufacturing semiconductor device
US4819054A (en) * 1982-09-29 1989-04-04 Hitachi, Ltd. Semiconductor IC with dual groove isolation
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US4621414A (en) * 1985-03-04 1986-11-11 Advanced Micro Devices, Inc. Method of making an isolation slot for integrated circuit structure
JPH0695550B2 (ja) * 1985-04-09 1994-11-24 日本電気株式会社 半導体装置
JPS61264736A (ja) * 1985-05-17 1986-11-22 Nec Corp 半導体集積回路装置の製造方法
US4888300A (en) * 1985-11-07 1989-12-19 Fairchild Camera And Instrument Corporation Submerged wall isolation of silicon islands
EP0232748A1 (de) * 1986-01-22 1987-08-19 Siemens Aktiengesellschaft Verfahren zur Auffüllung von Isolationsgräben in integrierten Halbleiterschaltungen
US4810669A (en) * 1987-07-07 1989-03-07 Oki Electric Industry Co., Ltd. Method of fabricating a semiconductor device
JPS6455853A (en) * 1987-08-27 1989-03-02 Toshiba Corp Semiconductor device and manufacture thereof
US4855804A (en) * 1987-11-17 1989-08-08 Motorola, Inc. Multilayer trench isolation process and structure
US4835115A (en) * 1987-12-07 1989-05-30 Texas Instruments Incorporated Method for forming oxide-capped trench isolation

Also Published As

Publication number Publication date
JPH02156552A (ja) 1990-06-15
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