JPH0410229B2 - - Google Patents

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JPH0410229B2
JPH0410229B2 JP56015733A JP1573381A JPH0410229B2 JP H0410229 B2 JPH0410229 B2 JP H0410229B2 JP 56015733 A JP56015733 A JP 56015733A JP 1573381 A JP1573381 A JP 1573381A JP H0410229 B2 JPH0410229 B2 JP H0410229B2
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film
polysilicon
misfet
memory cell
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    • H10D1/40—Resistors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/30—Diffusion for doping of conductive or resistive layers
    • H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/082—Ion implantation FETs/COMs

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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特にMIS（Metal
Insulator Semiconductor）型電界効果トランジ
スタ（MISFET）からなるスタテイツクRAM
（Random Access Memory）及びその製造方法
に関するものである。
MIS型の半導体集積回路装置（以下、ICとい
う。）においては、ICの外部から入力された信号
が印加されるMISFETのゲート保護のために抵
抗及びダイオードからなる入力保護回路を入力端
子とゲートとの間に設けることがある。入力保護
抵抗としては、半導体ウエハ中に拡散技術で形成
した拡散抵抗を用いることが考えられる。しかし
ながら、上述のスタテイツクRAMにおいて、メ
モリセル以外の周辺回路部にＣ−MOSを用いる
場合、こうした拡散抵抗では必ずPN接合が形成
されるために、動作時にラツチアツプ現象が生じ
ることが判明した。これを防止するために、半導
体ウエハのフイールド酸化膜上に形成した多結晶
シリコン膜（ポリシリコン膜）を入力保護抵抗と
することが考えられる。
この入力保護抵抗として、周辺回路部の
MISFETのゲート電極またはメモリセル内の
MISFETのポリシリコンゲートやポリシリコン
ワード線と同時に形成したポリシリコン膜を用い
る場合、ポリシリコン膜の比抵抗を下げてゲート
等における信号の伝播遅延時間を短縮するために
行うリンのドーピングによつて例えば30Ω／口と
抵抗化することが余儀なくされてしまう。従つ
て、入力保護抵抗として要求される所望の抵抗値
（約2KΩ）を得るには、ポリシリコン膜の配線長
を長くする必要があり、この結果保護抵抗の占有
面積が大きくなつてチツプサイズが増大し、集積
度の向上の面で不適当であることが判明した。
従つて、本発明は、入力保護抵抗の占有面積が
縮小された高集積度のスタテイツクRAMを提供
することを目的とするものである。この目的達成
のために、本発明によれば、保護抵抗を有するゲ
ート保護回路が設けられたMISFETからなる周
辺回路部と、MISFETおよび負荷素子からなる
メモリセル部とからなるスタテイツクRAM型の
半導体記憶装置において、前記MISFETのゲー
ト電極層はゲート絶縁膜上の導電体膜から形成さ
れ、前記メモリセル部の負荷素子は前記
MISFETのゲート電極層より上層のポリシリコ
ン膜からなり、前記負荷素子に連続して設けられ
たポリシリコン膜の配線部分はその抵抗率が前記
MISFETのゲート電極層の抵抗率よりも高く、
かつ前記負荷素子の抵抗率よりも低く形成され、
電気保護抵抗は前記配線部分と同一層でかつほぼ
同一の抵抗率を有するポリシリコン膜によつて形
成されてなることを特徴としている。
また、本発明は、そうしたポリシリコン抵抗膜
をこれ迄の製造プロセスを変更することなしに容
易に形成できる方法を提供することも目的として
いる。このために、本発明の方法では、入力保護
抵抗としてのポリシリコン膜をメモリセル部の比
較的高抵抗の上層ポリシリコン膜と同一の工程に
て形成することを特徴としている。
以下、本発明の実施例を図面を参照して詳細に
述べる。
まず第１図につき、本例によるスタテイツク
RAMICの平面的なレイアウトパターンを説明す
る。
このRAMICは、１個のICチツプ内でメモリア
レイが４つに分けられた、いわゆる４マツト方式
のレイアウトパターンからなつていて、複数のメ
モリセル（Ｍ−CEL）によつて構成された４つ
のメモリアレイＭ−ARY1，Ｍ−ARY2，Ｍ−
ARY3及びＭ−ARY4が互いに分離されてICチツ
プの中に配置されている。Ｍ−ARY1およびＭ−
ARY2はICチツプの一方側に、Ｍ−ARY3および
Ｍ−ARY4は他方側にそれぞれ配置されており、
この２つの部分に挟まれたICチツプの中央部に
Ｍ−ARY1〜Ｍ−ARY4のためのロウデコーダＲ
−DCRが配置されている。さらに、Ｍ−ARY2と
Ｒ−DCRとの間およびＭ−ARY3とＲ−DCRと
の間にはＭ−ARY1〜Ｍ−ARY4のためのワード
ドライバWD1，WD2が配置されている。Ｍ−
ARY1〜Ｍ−ARY4の一端側に接して、それぞれ
Ｍ−ARY1〜Ｍ−ARY4のためのカラムスイツチ
Ｃ−SW1，Ｃ−SW2，Ｃ−SW3及びＣ−SW4が設
置されている。さらに、Ｃ−SW1〜Ｃ−SW4に接
して、それぞれＭ−ARY1〜Ｍ−ARY4のための
カラムデコーダＣ−DCR1，Ｃ−DCR2，Ｃ−
DCR3及びＣ−DCR4が配置されている。また、
これらのデコーダに接して、それぞれＭ−ARY1
〜Ｍ−ARY4のためのセンスアンプSA1，SA2，
SA3及びSA4が設置されている。SA1〜SA4に近
接して、アドレス信号A4〜A10のためのアドレス
バツフアADB2-1，ADB2-2が配置されている。
ADB2-1に近接してデータ出力バツフアDOBが、
ADB2-2に近接して信号入力バツフア−
Ｂ、信号入力バツフア−Ｂおよびデータ入
力バツフアDIBが配置されている。さらに、ICチ
ツプの一端周辺に沿つて、アドレス信号印加パツ
ドＰ−A5およびＰ−A6、データ信号取出しパツ
ドＰ−Dout、信号印加パツドＰ−、アー
ス電位接続パツドＰ−GND、信号印加パツド
Ｐ−、データ信号入力パツドＰ−Din、アドレ
ス信号印加パツドＰ−A7，Ｐ−A8およびＰ−A9
が設置されている。一方、Ｍ−ARY1〜Ｍ−
ARY4の他端側に接してそれぞれデータ線のため
の負荷回路DLC1，DLC2，DLC3及びDLC4が配置
されている。これら負荷MISFETには、アドレ
ス信号A0〜A3，A12，A13のためのアドレスバツ
フアADB3-1及びADB3-2が左右に隣接して配置
されている。そして、このADB3に近接して、IC
チツプの周辺に沿つてアドレス信号印加パツドＰ
−A4，Ｐ−A3，Ｐ−A2，Ｐ−A1およびＰ−A0，
VCC電圧供給パツドＰ−VCC、アドレス信号印加
パツドＰ−A13，Ｐ−A12，Ｐ−A11およびＰ−
A10が配置されている。
このRAMICにおいては、入力保護回路及び周
辺回路は第２図〜第４図に示す如くに構成されて
いる。
第２図において、RAMICに対しICの外部から
信号が印加される外部入力端子VINは第１図のア
ドレス信号印加パツドＰ−A0〜Ｐ−A13及び他の
入力信号印加パツドＰ−，Ｐ−，Ｐ−Dio
のいずれかに相当するものであつて、例えばＰ−
A4としておく。この入力端子VINは、後述の第２
（上層）ポリシリコン層と同一の抵抗率を有する
ポリシリコン入力保護抵抗RINを介して、周辺回
路のＣ−MOSインバータの各ゲートに接続され
ている。このＣ−MOSインバータはＰチヤンネ
ルのMISFETQ10とＮチヤンネルのMISFETQ11
とからなり、第１図の例えばアドレスバツフア
ADBの一部を構成している。両者のドレインか
ら共通に出力Vputが取出され、次段のインバータ
等へ供給される。MISFETQ10のソースには、第
１図のVCC電圧供給パツドに接続された電源から
電源電圧VCCが供給され、他方MISFETQ11のソ
ース側はアース電位又は基準電位（Vss）に固定
されている。Ｄは、異常過大電圧をクランプする
ための入力保護ダイオードであつて、Q10及び
Q11のゲート酸化膜が過大電圧により破壊するの
を防止するために設けられる。RINは、配線容量
とともに時定数回路を形成し、ダイオードＤの等
価時定数より小さい立上り等価時定数を持つ異常
過大電圧が印加されたときに、保護ダイオードＤ
に印加されるその過大電圧の立上り特性を遅らせ
るためのものである。すなわち、入力端子VINに
印加された異常過大電圧の立上り波形をなまらせ
るためのものである。
この入力側の回路は第３図に概略的に示したレ
イアウトで形成され、特に入力保護回路は第４図
でその断面が図示されている。Ｎ型シリコン基板
１上に素子分離用の厚いフイールド酸化膜２が設
けられ、この酸化膜２をマスクとして拡散技術に
よつてＰ型半導体領域３が形成され、更にこの領
域内に薄い酸化膜５をマスクとして拡散技術によ
つてＮ型半導体領域４が形成されている。これら
両領域３及び４によつて第２図の保護ダイオード
Ｄが構成されている。なお、６は化学的気相成長
法（CVD）によるSiO2膜であり、SiO2膜５及び
６に設けたコンタクトホールを介してN+型領域
４からSiO2膜６上にかけて上述の入力保護抵抗
RINとしてのポリシリコン膜７が設けられている。
このポリシリコン膜は、後述する第２（上層）ポ
リシリコン層と同一工程で成長せしめられ、不純
物ドーピングによつて150Ω／口程度と
MISFETQ10およびQ11のゲート電極を形成する
第１ポリシリコン膜１６に比較して高抵抗に形成
されている。８はリンシリケートガラス膜、９は
アルミニウム配線であつて第２図のVINに接続さ
れている。Ｐ型領域３はアース電位接続線２０を
介して接地されるが、N+型領域４はアルミニウ
ム配線２１及び後術の第１ポリシリコン層（こゝ
では１６として示す）により上述のＣ−MOSイ
ンバータを構成するMISFETQ10およびQ11の各
ゲートに接続されている。このＣ−MOSインバ
ータにおいては、１０及び１１は夫々Q10のP+型
ソース領域及びドレイン領域であり、１２及び１
３は夫々Q11のN+型ドレイン領域及びソース領域
である。１４はＮチヤンネル側のＰ型ウエル領
域、１５は基板のバイアスのためのコンタクト用
N+型領域、１７はアルミニウムのVCC電圧供給
線、１８はアルミニウムの出力線、１９はアルミ
ニウムのアース電位接続線、２１はボンデイング
パツドであつて第１図のVINに相当するものであ
る。
上記の如き入力保護回路及び周辺回路において
は、特に入力保護抵抗RIN(7)を２層目（上層）の
第２ポリシリコン膜で形成し、上述した動作を行
なわせるために所望の抵抗値（例えば約2KΩ）
に設定していることが重要である。このために、
後術のメモリセルの第２ポリシリコン膜の配線部
分と同様、150Ω／口のシート抵抗を示すように
ポリシリコン膜７にはリンが拡散され、メモリセ
ル内の抵抗に比べると低抵抗化されている。これ
によつて、所望の2KΩの抵抗を得る上で、都合
のよい比較的大きなシート抵抗を示すことから、
第３図のようにその占有面積を小さくすることが
できる。なお、第３図で一点鎖線で示すようにこ
の入力保護抵抗を真直ぐな直線形状とすることも
可能である。入力保護抵抗７は面積縮小という点
から適当に大きな比抵抗を持つと同時に、入力信
号を阻害しない程度に低い抵抗値を示す必要があ
るために、その全抵抗値を１〜2KΩとし、かつ
そのシート抵抗を上記の150Ω／口程度にできる
ことは大きな利点がある。他方、周辺のＣ−
MOS回路においては、ゲートとして使用される
ポリシリコン配線１６は信号の伝達時間を短縮し
てアクセス時間を短かくするために低抵抗でなけ
ればならず、例えば30Ω／口のシート抵抗を示す
必要があるが、このポリシリコン膜は後記のメモ
リセル内のMISFETのゲート電極である第１ポ
リシリコン層と同時に形成できる。
第５図は第１図に示したスタテイツクRAMの
１ビツトにおけるメモリセルの回路を示す。
このメモリセルは、直列接続された負荷抵抗と
駆動トランジスタとから成る一対のインバータ回
路の入出力を交差結合したフリツプフロツプと、
一対のトランスミツシヨンゲート用MISFETQ3，
Q4とで構成されている。一対のインバータ回路
は、直列接続された負荷抵抗R1と駆動
MISFETQ1から成る第１のインバータと、直列
接続された負荷抵抗R2と駆動MISFETQ2から成
る第２のインバータとで構成されている。R1お
よびR2の一方の端子には配線ｌを介して電圧VCC
が印加されており、他方Q1およびQ2のソース端
子は接地されている。そして、第１のインバータ
の出力は第２のインバータのQ2のゲート端子に
入力されており、第２のインバータの出力は第１
のインバータのQ1のゲート端子に入力されてい
る。このような構成のフリツプフロツプは情報の
記憶手段として用いられている。また、第１のイ
ンバータの出力はQ3を介してデータ線Ｄに、第
２のインバータの出力はQ4を介してデータ線
に接続されている。つまり、トランスミツシヨン
ゲートはフリツプフロツプと相補データ線対Ｄ，
Ｄ間における情報の伝達を制御するためのアドレ
ス手段として用いられており、その動作はワード
線Ｗに印加されるアドレス信号によつて制御され
る。
次に、第６Ａ図に従つて、１ビツトのＭ−
CELのレイアウトパターンを説明する。
図中、四角形ABCDに囲まれた部分は１ビツ
トのＭ−CELの占める領域である。また、点線
はSiO2から成る厚いフイード絶縁膜１１０を表
し、第８Ａ図に示すパターンを有している。一点
鎖線は多結晶シリコン層（ポリシリコン層）を表
す。特に一点鎖線で囲まれた領域で点々を付して
いない領域は第１ポリシリコン層１１７，１１９
および１１６を示し、第８Ｃ図に示すパターンを
有している。一方、点々を付した領域は第２ポリ
シリコン層１４７およびコンタクトホールCH0，
CH2，CH5，CH6上の第２ポリシリコン層を示
し、第８Ｇ図に示すパターンを有している。二点
鎖線は複数のメモリセルから成るメモリアレイＭ
−ARYを表す。このＭ−ARYはＮ型半導体基板
内に形成されたＰ型ウエル領域である。Ｄ，お
よびVss−Ｌはアルミニウムから成る配線層であ
り、Ｄ，は第５図に示した相補データ線対であ
り、Vss−Ｌは接地電位供給線である。また、コ
ンタクトホールCH0，CH2およびCH6は、それぞ
れＤ，およびVss−Ｌと、MISFETQ4のN+型
ドレイン領域、Q3のN+型ドレイン領域およびQ1
とQ2の共通のN+型ソース領域とを接続するため
のものである。これらアルミニウム配線層とN+
型半導体領域との間には第２ポリシリコン層が介
在している。コンタクトホールCH5は、第２ポリ
シリコン層を間に挟んで、Vss−ＬとＭ−ARYで
あるＰウエル領域との間を接続するためのもので
ある。コンタクトホールCH1，CH3およびCH4は
第２ポリシリコン層１４７と、第１ポリシリコン
層１１９，Q1のドレイン領域とQ3のソース領域
とに共通のN+型領域および第１ポリシリコン層
１１６とをそれぞれ接続するためのものである。
次に、第５図に対応させて、上述の各領域の関
連を説明する。
まず、第２ポリシリコン層１４７は図中左下側
に伸びており、第６Ｂ図に示されるように、Ｍ−
ARYの外側で電源電圧供給線VCC−Ｌと接続され
ている。上記手段により第２ポリシリコン層１４
７に印加された電源電圧VCCは、高抵抗ポリシリ
コンより成る高抵抗R2を介して第５図に示した
Q4のソース、Q2のドレインおよびQ1のゲート電
極に印加される。すなわち、第２ポリシリコン層
１４７はCH1を介して第１ポリシリコン層１１９
に接続されており、この第１ポリシリコン層１１
９はQ4のソースおよびQ2のドレインに共通のN+
型半導体領域にいわゆるダイレクトコンタクトを
している。一方、前記第１ポリシリコン層１１９
は、図より明らかなようにQ1のゲート電極とし
ても働く。そして、Q4のドレインはCH0を介し
てデータ線Ｄに接続されている。さらに前記第２
ポリシリコン層１４７は、高抵抗ポリシリコンよ
り成る他の１つの高抵抗R1を介して、第５図に
示したQ1のドレイン、Q3のソースおよびQ2のゲ
ート電極に接続されている。すなわち、第２ポリ
シリコン層１４７はHC4を介してQ2のゲート電
極である第１ポリシリコン層１１６に接続されて
おり、またCH3を介してQ1のドレインおよびQ3
のソースに共通のN+型半導体領域に接続されて
いる。そして、Q3のドレインはCH2を介してデ
ータ線に接続されている。Q3とQ4のゲート電
極は第１ポリシリコン層１１７から成り、この第
１ポリシリコン層１１７は第１図に示したワード
線Ｗとしても働く。Ｗはデータ線に直交するよう
に配置されている。Q1のソース領域とQ2のソー
ス領域とは、１ビツトのメモリセルを表す四角形
ABCD内の下側で連続しており、そのソースで
あるN+型領域を共有している。さらにこのN+型
領域は、１ビツトのメモリセルを表す四角形
ABCDの外側の右および下にも伸びており、互
いに隣り合うメモリセルのQ1，Q2のソースであ
るN+型領域とも連続している。一方、メモリセ
ルの左側、メモリアレイＭ−ARYの一辺に沿つ
て、データ線と平行にVss−Ｌが設けられている。
このVss−Ｌは、CH5を介してＰウエルに接続さ
れている。従つてＰウエルは接地されている。
Vss−ＬとＰウエルとの間には第２ポリシリコン
層が存在している。また、このVss−ＬはCH6を
介してメモリセルの左側へ伸びている前記N+型
領域に接続されている。従つて、このN+型領域
は接地されている。Vss−ＬとN+型領域との間に
は第２ポリシリコン層が存在している。このN+
型領域は、既に述べたように、互いに隣り合うメ
モリセルのQ1，Q2のソースであるN+型領域と連
続している。従つて、このN+型領域をVss−Ｌと
少なくとも１箇所で接続することにより接地すれ
ば、このN+型領域を共有しているそれぞれのメ
モリセルへの接地電位供給のための配線層を形成
する必要がない。つまり、このN+型領域を接地
することにより、このN+型領域を共有している
それぞれのメモリセルのQ1，Q2のソース領域を
接地したことになり、個々のメモリセルへの接地
電位供給線は省略できる。
次に第６Ｂ図に従つて、メモリアレイ全体のレ
イアウトについて概略説明する。
１コのメモリアレイ内には、第６Ａ図に示され
た四角形ABCDに囲まれた部分（すなわち１ビ
ツトのメモリセル）が、横方向（すなわちワード
線方向）に32個、縦方向（すなわちデータ線方
向）に128個並んでいる。まず第６Ａ図に示され
た１ビツトのメモリセルのレイアウトパターンを
もとに、メモリアレイ構成の基本となるレイアウ
トパターンが形成される。この基本レイアウトパ
ターンは、第６Ｂ図のように配置された４つの１
ビツトのメモリセルM1〜M4によつて構成され
る。M1は第６Ａ図に示された１ビツトのメモリ
セルと全く同一のレイアウトパターンのメモリセ
ルであり、M2はM1と辺BCに関して線対称のレ
イアウトパターンのメモリセルであり、M3はM2
と点Ｃ（またはＤ）を中心として点対称のレイア
ウトパターンのメモリセルであり、M4はM3と辺
DAに関して線対称のレイアウトパターンのメモ
リセルである。このM1〜M4のメモリセルを、間
隔をあけずに、第６Ｂ図のように連続して配置す
ることにより基本レイアウトパターンが構成され
る。そして、この基本レイアウトパターンを間隔
をあけずに連続して配置することにより、１つの
メモリアレイが構成される。すなわち、第６Ｂ図
に示すように、基本レイアウトパターンを横方向
に16個、縦方向に64個ならべることにメモリアレ
イが構成されている。以上より、第６Ａ図に示し
たQ1，Q2のソース領域であるN+型半導体領域お
よび第１ポリシリコン層は、４つのメモリセル
M1〜M4に共通であり、さらに横方向に同列にな
らんでいる16個の基本レイアウトパターンに共通
であることがわかる。
上述のような規則的レイアウトの他に、メモリ
アレイの両端にはVss−Ｌが設けられている。こ
の２本のVss−Ｌの下部には、それぞれ隣接する
メモリセルから、第６Ａ図に示すように、Q1，
Q2のソース領域であるN+型領域が拡がつてお
り、Vss−ＬとCH6を介して接続されている。従
つて、このN+型領域は接地されている。このN+
型領域は、上述したように、横方向の同列になら
んでいる16個の基本レイアウトパターンに共通で
あるので、16個の基本レイアウトパターン内の64
ビツトのメモリセルのQ1，Q2のソース領域は接
地されたことになる。従つて、この64ビツトのメ
モリセルに対する接地電位供給用の配線層を新た
に形成する必要はない。
メモリアレイの外側に、２本のVCC−ＬがVss
−Ｌと平行に設けられている。この２本のVCC−
Ｌの下部には、それぞれ隣接するメモリセルか
ら、第６Ａ図に示すように、第２ポリシリコン層
１４７が伸びており、VCC−ＬとCH7を介して接
続されている。従つてこの第２のポリシリコン層
１４７には電圧VCCが印加されている。この第２
ポリシリコン層１４７は、上述したように、横方
向の同列にならんでいる16個の基本レイアウトパ
ターンに共通であるので、その内部の64ビツトの
メモリセルへそれぞれ電圧VCCが供給されてい
る。
以上説明したように、本例のスタテイツク
RAMICによれば、周辺部の入力保護抵抗RIN７
をメモリセルの負荷抵抗に連続するポリシリコン
配線ｌ（第２ポリシリコン層１４７）と同じ抵抗
率、例えば150Ω／口のシート抵抗を有するポリ
シリコン膜で形成していることが特徴的である。
つまり、本発明者は、メモリセルの負荷抵抗R1，
R2が非常に高抵抗（107〜1010Ω）であることに
着目し、負荷抵抗と電源電圧VDD間の配線ｌの抵
抗をある程度大きくしてもメモリセルの動作には
差支えないことをつき止めたのである。そこで、
入力保護抵抗RINを所望の抵抗に形成するという
要求を上記負荷抵抗の配線ｌを応用することによ
つて、巧みに充足せしめることができたのであ
る。具体的に述べると、メモリセルの１層目のポ
リシリコン層はゲート及びワード線として使用す
るために不純物を高濃度にドープして30Ω／口の
シート抵抗を示すまで低抵抗化しなければならな
いので、これを入力保護抵抗に用いると前述した
ような占有面積の増大を回避し得ない。ところ
が、本例では、メモリセルの２層目のリンをドー
プしていないポリシリコン膜は108〜1011Ω／口の
シート抵抗を有し、そのまゝメモリセル内の負荷
抵抗として使用し得る充分な抵抗値を有してお
り、一方その配線ｌ（リンをドープした２層目の
ポリシリコン膜）は150Ω／口と比較的小さいが
入力保護抵抗として用いるのに好適なシート抵抗
を示している。従つて、この配線部分の第２ポリ
シリコン膜１４７を入力保護抵抗RINとして用い
れば、１層目のポリシリコン膜を用いる場合に比
べて約５倍の比抵抗が得られ、しかも入力信号も
阻害しないことになる。この結果、入力保護抵抗
の占有面積は約1/5にまで縮小でき、チツプサイ
ズの縮小、高集積化を図ることができるようにな
つたのである。
本例によるこの入力保護抵抗は、以下に述べる
と工程によつてメモリセルの２層目ポリシリコン
と同時に形成する。上述のスタテイツクRAMの
製造プロセスを第７Ａ図〜第７Ｑ図に従つて説明
する。図において、領域X1は第６Ａ図に示した
メモリセルＭ−CELのＸ−Ｘ断面における各工
程毎の断面図を示し、領域X2は第３図に示した
入力保護抵抗のＸ−Ｘ断面における各工程毎の断
面図を示し、領域X3はメモリセル周辺回路のＰ
チヤネルMIS型FETの各工程毎の断面図を示し
ている。
まず第７Ａ図に示すように、半導体基板１０１
を用意する。この半導体基板としては、例えば
（100）結晶からなるＮ型単結晶シリコン基板が用
いられる。その比抵抗は８〜12Ωcmである。この
シリコン基板１０１の主表面全面にＮ型不純物１
６０を、例えばイオン打込みによつて導入する。
Ｎ型不純物としてはリンが好ましく、その場合の
打込みエネルギーは125keV、ドーズ量は３×
1012原子／cm2がよい。リンを全面に打込むのは次
の理由による。すなわち、Ｎ型不純物をあらかじ
め打込んでおくことによつて、N+型領域を形成
しておき、既製MISFETを防止するためのチヤ
ネルストツパを形成するためである。
次いで第７Ｂ図に示すように、シリコン基板１
０１の表面に熱酸化によつて約500Åの厚さの酸
化膜（SiO2膜）１０２を形成する。次に、ウエ
ルが形成されるべき領域上にあるSiO2膜１０２
を除去するために、フオトレジスト膜１０３を
SiO2膜上に選択的に形成する。そして、フオト
レジスト膜１０３をマスクとしてSiO2膜をエツ
チする。次に、フオトレジスト膜１０３を残した
状態で、ウエル形成のために不純物１６１の導入
を行う。不純物としては、Ｐ型不純物を用いた。
導入方法としては、イオン打込みが好ましい。ま
たＰ型不純物としては、例えばボロン(B)が好まし
く、この場合の打込みエネルギーは75keV、ドー
ズ量は８×1012原子／cm2がよい。この時、ボロン
はフオトレジスト膜１０３が残存する領域のシリ
コン基板１０１には到達しない。一方、シリコン
基板１０１内に導入されたボロンは、先に全面に
打込まれたリンの濃度を補償して、Ｐウエルを形
成するのに十分である。
次いで第７Ｃ図に示すように、フオトレジスト
膜１０３を除去した後、シリコン基板１０１内に
選択的に導入されたＰ型不純物を、約1200℃の温
度で熱拡散させて、ウエル領域１０４および第４
図に示した入力保護ダイオードとなるＰ型領域１
０５が形成される。このとき、シリコン基板１０
１の表面上に薄い酸化膜１０６が形成される。ウ
エル領域１０４内には第６Ａ図に示したメモリセ
ルが形成される。
次いで第７Ｃ図に示されているシリコン基板１
０１上の全ての酸化膜を除去し、シリコン基板１
０１の清浄な面を露出する。そして第７Ｄ図に示
すように、シリコン基板１０１の表面に熱酸化に
よつて約500Åの厚さの酸化膜（SiO2膜）１０７
を形成する。そしてこの上に、酸素を通さない絶
縁膜（耐酸化膜）、例えばSi3N4膜１０８を気相
化学反応法（CVD法）によつて約1400Åの厚さ
に形成する。このSi3N4膜１０８は後に述べるフ
イールド絶縁膜を選択的に形成するためのマスク
として使用される。なお、前記SiO2膜１０７は、
次の理由により形成される。すなわち、Si3N4膜
１０８を直接シリコン基板１０１の表面に形成す
ると、この両者の間の熱膨張係数の違いによつて
起る熱歪によつて、シリコン基板１０１の表面に
結晶欠陥が発生する。これを防止するために
SiO2膜１０７が形成されるのである。次に、後
述するフイールド絶縁膜を形成するためのマスク
を完成させるため、フオトレジスト膜１０９を
Si3N4膜上に選択的に形成する。すなわち、フオ
トレジスト膜１０９はフイールド絶縁膜が形成さ
れるべき領域以外の領域に形成される。そして、
このフオトレジスト膜１０９をマスクとして、精
度のよいエツチが可能なプラズマエツチにより
Si3N4膜１０８をエツチして、フイールド絶縁膜
形成のためのマスクが形成される。フオトレジス
ト膜１０９を残した状態で、チヤネルストツパ形
成のためにＰ型不純物１６２をシリコン基板１０
１に導入する。導入の方法としては、例えばイオ
ン打込みが用いられる。その場合、Ｐ型不純物
は、フオトレジスト膜１０９が残存している領域
ではSiO2膜１０７およびシリコン基板１０１に
は達せず、一方、SiO2膜１０７の表面が露出し
ている領域では、SiO2膜１０７を通つてシリコ
ン基板１０１の内部に達する。前記Ｐ型不純物と
しては弗化ボロンBF2が好ましい。その打込みエ
ネルギーは30keV、ドーズ量は５×1013原子／cm2
がよい。Ｐウエル内に打込まれたボロンイオンは
P+型領域を形成し、チヤネルストツパとなる。
一方、Ｎ型シリコン基板１０１に打込まれたボロ
ンイオンは、第７Ａ図で示したリン打込みによつ
て導入されたリン、つまりＮ型不純物によつて補
償される。従つて、この領域はＮ型領域となつて
おり、Ｎ型のチヤネルストツパが存在することに
なる。
次いでフオトレジスト膜１０９を除去した後、
第７Ｅ図に示すように、約1000℃の酸化性雰囲気
中でシリコン基板１０１の表面を選択的に熱酸化
して約9500Åの厚さのフイールド絶縁膜１１０を
形成する。このとき耐酸化膜であるSi3N4膜１０
８は酸素を通さないので、Si3N4膜下のシリコン
は酸化されない。この熱処理時に、フイールド絶
縁膜の直下に前述したチヤネルストツパが引き伸
し拡散され、所望の深さを有するチヤネルストツ
パーが形成される（図示せず）。
次いでSi3N4膜１０８を、例えば熱リン酸
（H3PO4）を用いて除去した後、清浄なゲート酸
化膜を得るために、第７Ｆ図に示すように、一
担、シリコン基板１０１の表面のSiO2膜１０７
を除去する。例えば、フツ酸（HF）を用いて全
面を薄くエツチしてSiO2膜１０７を除き、フイ
ールド絶縁膜１１０が形成されていない部分のシ
リコン基板１０１の表面を露出させる。この状態
のＭ−CELの平面図を第８Ａ図に示す。すなわ
ち、第８Ａ図でＸ−Ｘ断面における断面図が、第
７Ｆ図領域X1に示されている。
次いで約1000℃の酸化性雰囲気の下で、第７Ｆ
図に示されたシリコン基板の表面に、第７Ｇ図に
示すように、熱酸化により約400Åの厚さのゲー
ト絶縁膜１１１を形成する。このゲート絶縁膜１
１１は、シリコン基板１０１上に形成される全て
のMISFETのゲート絶縁膜となるものである。
次に、この状態で、Ｐ型不純物１６３のイオン打
込みを行う。これは全てのMISFETのしきい値
電圧Vthを規定するために行う。前記Ｐ型不純物
としては、ボロン(B)が好ましい。打込みエネルギ
ーは30keV、ドーズ量は5.5×1011原子／cm2がよ
い。このドーズ量はVthの値によつて変化する。
このイオン打込みは、全くマスクを使用せず、全
面に行なわれる。従つて、全てのＮチヤネル
MISFETは同一のしきい値電圧VtNを有し、一
方、全てのＰチヤネルMISFETは同一のしきい
値電圧VtPを有することになる。一方、領域X3の
入力保護ダイオードが形成される領域にも、ボロ
ンイオンは打込まれる。
次いで第６Ａ図を用いて説明したように、後述
する第一ポリシリコン層とシリコン基板１０１と
の間を直接接続するためのコンタクトホール、い
わゆるダイレクトコンタクトホールを形成するた
めに、SiO2膜１１１上にフオトレジスト膜１１
２を選択的に形成する。そして、このフオトレジ
スト膜１１２をマスクとして、第７Ｈ図に示すよ
うに、ゲート絶縁膜となるSiO2膜１１１をエツ
チしてシリコン基板１０１の表面を露出させ、ダ
イレクトコンタクトホールCH100を形成する。こ
のCH100は第５図で示したMISFETQ1，Q4およ
び高抵抗ポリシリコン抵抗R2との接続部である。
この状態でのＭ−CELの平面図を第８Ｂ図に示
す。すなわち、第８Ｂ図でＸ−Ｘ断面における断
面図が第７Ｈ図領域X1に示されている。
次いでフオトレジスト膜１１２を除去した後、
第７Ｉ図に示すように全面に第１導体層１１３を
形成する。第１導体層としては不純物をドープし
たポリシリコン層が用いられる。まず、全面に
CVD法により約3500Åの厚さの第１ポリシリコ
ン層１１３を形成する。次に、この第１ポリシリ
コン層１１３の比抵抗を小さくするために、全面
にＮ型不純物、例えばリンを拡散法によつて導入
する。この結果、第１多結晶シリコン層１１３の
抵抗は約30Ω／口と小さくなる。この時、第１ポ
リシリコン層１１３から、ダイレクトコンタクト
ホールCH100を通して、シリコン基板１０１内に
もリンが拡散され、N+型領域１１４が形成され
る。これらN+型領域は後の熱処理工程で所望の
深さに拡散される。領域１１４は、第５図に示し
たMISFETQ2とQ4の間の接続を行う。
次いで上述のようにリン処理を施した第１ポリ
シリコン層１１３を、第７Ｊ図に示すように、精
度のよいエツチが可能なプラズマエツチにより所
望の形状にエツチしてMISFETのゲート電極１
１６，１１７，１１８，およびシリコン基板１０
１と直接接するいわゆるダイレクトコンタクトし
た第１ポリシリコン層１１９を形成する。引き続
いて、SiO2膜１１１が同一形状にエツチされた
ゲート絶縁膜１２１，１２２，１２３が形成され
る。この時、第７Ｊ図に示すように、シリコン基
板１０１の表面が選択的に露出する。この状態で
のＭ−CELの平面図を第８Ｃ図に示す。すなわ
ち、第８Ｃ図でＸ−Ｘ断面における断面図が第７
Ｊ図の領域X1に示されている。
次いで第７Ｋ図に示すように、P+型のソー
ス・ドレイン領域形成のために、マスクを形成す
る。このマスクとしては、例えばCVD法により
約1500Åの厚さに選択的に形成されたSiO2膜１
２４が用いられる。すなわち、メモリセルを含む
ＮチヤネルMISFETが形成される領域はSiO2膜
１２４によつて覆われている。そして、この状態
でＰ型不純物が、例えば拡散法によつて導入され
る。このＰ型不純物としては、ボロン(B)が好まし
い。第７Ｋ図に示すように、ボロンが拡散され
て、全てのＰチヤネルMISFETのソース・ドレ
イン領域１２６，１２７が形成される。なお、こ
の拡散時の熱処理に伴つて、シリコン基板１０１
の表面に薄い酸化膜（図示せず）が形成される。
この状態でのＭ−CELの平面図を第８Ｄ図に示
す。すなわち、第８Ｄ図でＸ−Ｘ断面における断
面図が第７Ｋ図の領域X1に示されている。この
とき、第６Ａ図に示したＰウエルとアース電位線
Vss−Ｌとの接続のためのP+型領域が同時に形成
される。
次いで前記SiO2膜１２４および薄い酸化膜を
除去した後、N+型のソース・ドレイン領域およ
びエミツタ領域形成のために、第７Ｌ図のように
新たにマスク１２８を形成する。このマスクとし
ては、例えばCVD法により約1500Åの厚さに選
択的に形成されたSiO2膜１２８が用いられる。
すなわち、全てのＰチヤンネルMISFETが形成
された領域は、SiO2膜１２８によつて覆われて
いる。そして、第７Ｌ図に示す状態で、Ｎ型不純
物が例えば拡散法によつて導入される。このＮ型
不純物としては、リンが好ましい。リンがシリコ
ン基板１０１内に拡散されて、第４図に示した入
力保護ダイオードを形成するN+型領域１２９お
よび全てのＮチヤネルMISFETのソース・ドレ
イン領域が形成される。なお、この拡散時の熱処
理に伴つて、シリコン基板１０１の表面に薄い酸
化膜（図示せず）が形成される。この状態でのＭ
−CELの平面図を第８Ｅ図に示す。すなわち、
第８Ｅ図でＸ−Ｘ断面における断面図が第７Ｌ図
の領域X1に示されている。
次いで前記SiO2膜１２８および薄い酸化膜を
除去した後、第７Ｍ図に示されているように、シ
リコン基板１０１の露出している表面全体に熱酸
化により酸化膜１３４を形成する。このとき、シ
リコン基板１０１とポリシリコン層１１６〜１２
０とでは酸化される速度が異なるので、シリコン
基板１０１上には約100Åの厚さのSiO2膜が、ポ
リシリコン層１１６〜１２０上には約300Åの厚
さのSiO2膜が形成される。次に新たに全面に
CVD法により約1500Åの厚さのSiO2膜１３５を
形成する。このSiO2膜１３５はシリコン基板と
後述する第２導体層との間の絶縁のために設けら
れるものである。次にSiO2膜１３５上にフオト
レジスト膜（図示せず）を選択的に形成して、こ
れをマスクとしてSiO2膜１３５およびSiO2膜１
３４を連続的にエツチしてコンタクトホールを形
成する。このコンタクトホールは、後述する第２
導体層と、第１ポリシリコン層１１９またはシリ
コン基板１０１内に形成された半導体領域のそれ
ぞれの間の接続用に形成されたものである。な
お、SiO2膜１３４の膜厚は、既に述べたように
ポリシリコン層１１６〜１１９の上では約300Å、
シリコン基板１０１の上では約100Åと異なる。
従つて、ポリシリコン層１１６〜１１９上の
SiO2膜が完全にエツチされるまで、エツチング
を行う必要がある。このときエツチング液として
HF＋NH4Fを用いるのが好ましい。すなわち、
このエツチング液はシリコンに対しては働かない
ので、シリコン基板１０１がエツチされることは
ない。
次いで第７Ｎ図に示すように、全面に第２導体
層１３６を形成する。第２導体層としては不純物
をドープしたポリシリコン層が用いられる。ま
ず、全面に第２ポリシリコン層１３６をCVD法
により約2000Åの厚さに形成する。この第２ポリ
シリコン層１３６は、後述するように、第３導体
層と、シリコン基板１０１内の半導体領域または
第１ポリシリコン層１１９との間を互いに接続す
るために用いられる。また、第５図に示した電源
電圧供給用の配線および高抵抗R1，R2としても
用いられる。
次に、第７Ｎ図に示されるように、CVD法に
よる約1500Åの厚さのSiO2膜１３７，１３９，
１４０を選択的に形成して、第２ポリシリコン層
１３６を部分的に覆う。この状態で、第２ポリシ
リコン層１３６の比抵抗を小さくするために、例
えばリンを拡散法によつて導入する。この結果、
第２ポリシリコン層１３６の抵抗は約150Ω／口
となり、一方前記SiO2膜１３７，１３９，１４
０によつて覆われた部分の第２ポリシリコン層に
はリンが導入されない。従つて、高い比抵抗
（1010〜1011Ω／口）のままのポリシリコンが部分
的に残存する状態となる。なお、第２ポリシリコ
ン層１３６内に拡散されたリンは平面方向にも多
少拡散するが、マスクであるSiO2膜１３７，１
３９，１４０は、これを考慮して設計されてい
る。SiO2膜１３７によつて覆われた高抵抗の第
２ポリシリコン層１４１は、第５図に示された高
抵抗R2として使用される。また、SiO2膜１３９，
１４０によつて覆われた高抵抗の第２ポリシリコ
ン層１４３，１４４は、後述する第３導体層との
接続を行う際に、該第３導体層を形成するＰ型の
金属が拡散して、その結果、小さい比抵抗を有す
るＰ型のポリシリコン層となる。この状態でのＭ
−CELの平面図を第８Ｆ図に示す。すなわち、
第８Ｆ図でＸ−Ｘ断面における断面図が第７Ｎ図
の領域X1に示されている。
次いでSiO2膜１３７，１３９，１４０を除去
した後、第２ポリシリコン層１３６を所望の形状
にエツチして、第７Ｏ図に示すように、電極１４
５，１４６，１５０，１５１および配線層１４７
および入力保護抵抗１４８を形成する。電極１５
０，１５１は全てのＰチヤンネルMISFETのソ
ースおよびドレイン領域への接続用として用いら
れる。入力保護抵抗１４８は第２図に示された
RINとして使用される。電極１４６は、第５図に
示したMISFETQ4の電極として用いられる。配
線層１４７には、第５図に示したように、電源電
圧VCCが印加されており、高抵抗ポリシリコン層
１４１（R2）を介してMISFETQ1，Q4のソー
ス・ドレイン領域に直接的に接している、いわゆ
るダイレクトコンタクトしている第１ポリシリコ
ン層１１９に接続されている。この状態でＭ−
CELの平面図を第８Ｇ図に示す。すなわち、第
８Ｇ図でＸ−Ｘ断面における断面図が第７Ｏ図の
領域X1に示されている。
次いで第７Ｐ図に示されるように、層間絶縁膜
１５２を全面に形成する。層間絶縁膜としては、
リンシリケートガラス膜が好ましい。このガラス
膜１５２はCVD法により約6500Åの厚さに形成
される。このガラス膜１５２は、後に述べる第３
導体層と、第２多結晶シリコン層との間の層間絶
縁膜として必要なものである。次に、フオトレジ
スト膜（図示せず）を選択的に形成し、これをマ
スクとしてガラス膜１５２をエツチしてコンタク
トホールを形成する。
次いで第７Ｑ図に示されるように、第３導体層
１５３〜１５６を選択的に形成する。第３導体層
としては、例えばシリコンに対してＰ型であるア
ルミニウム（Al）が好ましい。アルミニウム層
１５３〜１５６は真空蒸着法によつて約8000Åの
厚さに形成される。この時、高抵抗の第２ポリシ
リコン層から成る電極１５０，１５１の内部にア
ルミニウムが拡散され、その結果、Ｐ型の小さい
比抵抗の導体層となる。電極１５３は、第５図に
示されたデータ線として用いられる。この状態で
のＭ−CELの平面図を第８Ｈ図に示す。すなわ
ち、第８Ｈ図でＸ−Ｘ断面における断面図が第７
Ｑ図の領域X1に示されている。なお第８Ｈ図と
第６Ａ図とは同一のものである。
以上説明した工程から明らかな如く、本例によ
れば、１層目のポリシリコン膜を高濃度の不純物
ドーピングで低抵抗化して全てのMISFETのゲ
ート電極及びワード線とし、更に２層目のポリシ
リコン膜をメモリセル上に成長せしめると共に入
力保護抵抗膜としても同時に形成し、不純物ドー
ピングによつてメモリセル内の配線又は入力抵抗
として好適な抵抗膜に変える一方、不純物がドー
ピングされない部分をメモリセルの負荷抵抗とし
て残している。従つて、入力抵抗として適当な抵
抗値を有するポリシリコン膜を、通常のRAM製
造プロセスを変更することなく容易に形成するこ
とができる。
なお、本例によれば、１層目及び２層目のポリ
シリコン膜、及びそれらへの不純物ドーピングの
有無およびドーピングの量の多少によつて、３種
類の抵抗値を有するポリシリコン膜が得られるか
ら、これらを適宜上述した如き形態をはじめ、
種々に使い分けることができることも有用であ
る。また、２層目ポリシリコン膜で入力保護抵抗
を形成したので、その下部に抵抗又は１層目ポリ
シリコン膜をゲート電極とするMISFET等の他
のパターンを重ねても差支えない。
以上、本発明を例示したが、上述の例は本発明
の技術的思想に基いて更に変形が可能である。例
えば、不純物のドーピング量や種類に応じて入力
保護抵抗、及びメモリセルの負荷抵抗の配線の抵
抗値を種々に変化させることができるし、またそ
のパターも様々に変更してよい。また、
MISFET部のゲートやワード線は必ずしも上述
の第１層はポリシリコン膜で形成しなくてもよ
く、これに代えてMo、Ｗ、Ta等の高融点金属、
又はそのシリサイドによつてゲート、ワード線を
形成することも可能である。また、上述の各半導
体領域の導電型を変換したり、使用する各層の材
質を変更してもよい。
本発明は、上述の如く、メモリセル部の負荷抵
抗に連続して設けられた上層ポリシリコン膜とほ
ぼ同一抵抗率のポリシリコン膜によつて周辺回路
部の保護抵抗を形成しているので、この保護抵抗
として、入力信号を阻害しない程度でしかも比較
的高抵抗のものが得られることになり、従つて保
護抵抗としての占有面積を小さくしても充分な抵
抗値が得られ、その分チツプサイズを大幅に小さ
くすることができる。また、この保護抵抗を上層
ポリシリコン膜と同一の工程で形成しているの
で、これ迄の工程を変更することなく、容易かつ
歩留良く保護抵抗を形成できる。
【図面の簡単な説明】
図面は本発明の実施例を示すものであつて、第
１図はスタテイツクRAMICのレイアウトを概略
的に示す平面図、第２図は周辺回路部の等価回路
図、第３図は周辺回路部の要部拡大平面図、第４
図は第３図におけるＸ−Ｘ線に沿う断面図、第５
図はメモリセルの等価回路図、第６Ａ図はメモリ
セルの拡大平面図、第６Ｂ図はメモリアレイ全体
のレイアウトを概略的に示す平面図、第７Ａ図〜
第７Ｑ図はスタテイツクRAMICの製造方法を工
程順に示す断面図、第８Ａ図〜第８Ｈ図はメモリ
セルをその作成順に示す平面図である。 なお、図面に用いられている符号において、
RIN又は７及び１４８は入力保護抵抗又は第２ポ
リシリコン層、１６はポリシリコンゲート、R1
及びR2又は１４１はメモリセル内の負荷抵抗又
は高抵抗ポリシリコン、ｌ又は１４７はポリシリ
コン配線又は第２ポリシリコン層、１１６〜１１
９はポリシリコンゲート又は第１ポリシリコン層
である。

Claims (1)

  1. 【特許請求の範囲】 １ 保護抵抗を有するゲート保護回路が設けられ
    たMISFETからなる周辺回路部と、MISFETお
    よび負荷素子からなるメモリセル部とからなるス
    タテイツクRAM型の半導体記憶装置において、
    前記MISFETのゲート電極層はゲート絶縁膜上
    の導電体膜から形成され、前記メモリセル部の負
    荷素子は前記MISFETのゲート電極層より上層
    のポリシリコン膜からなり、前記負荷素子に連続
    して設けられたポリシリコン膜の配線部分はその
    抵抗率が前記MISFETのゲート電極層の抵抗率
    よりも高く、かつ前記負荷素子の抵抗率よりも低
    く形成され、前気保護抵抗は前記配線部分と同一
    層でかつほぼ同一の抵抗率を有するポリシリコン
    膜によつて形成されてなることを特徴とする半導
    体記憶装置。 ２ MISFETためのゲート保護抵抗を有する周
    辺回路部と、MISFETおよび負荷素子からなる
    メモリセル部とからなるスタテイツクRAM型の
    半導体記憶装置の製造方法であつて、MISFET
    のゲートを含む下層の導電体膜を半導体基体上に
    形成し、しかる後にメモリセル部の負荷素子部分
    とこれに連続した配線部分とを、その配線部分の
    抵抗率が前記MISFETのゲート電極層の抵抗率
    よりも高く、かつその負荷素子部分の抵抗率より
    も低くなるように、上層のポリシリコン膜で形成
    し、前記配線部分の形成と同一工程にて周辺回路
    部の保護抵抗を同じ上層ポリシリコン膜で形成す
    ることを特徴とする半導体記憶装置の製造方法。
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