JPH0341352U - - Google Patents

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JPH0341352U
JPH0341352U JP10015489U JP10015489U JPH0341352U JP H0341352 U JPH0341352 U JP H0341352U JP 10015489 U JP10015489 U JP 10015489U JP 10015489 U JP10015489 U JP 10015489U JP H0341352 U JPH0341352 U JP H0341352U
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channel control
devices
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Description

【図面の簡単な説明】
第１図は本考案を実施したＩ／Ｏチヤネル制御
装置の構成図、第２図は本考案装置においてホス
ト・コンピユータから与えられるインターフエイ
ス情報の内容を表わす図、第３図はＩ／Ｏチヤネ
ル制御装置を用いたシステムの全体を表わす図、
第４図は第３図に示すシステムのソフトウエア概
念図である。 １……ホスト・コンピユータ、２……メモリ、
３……Ｉ／Ｏチヤネル制御装置、３１……ホスト
・コンピユータ・インターフエイス、３２……マ
イクロプロセツサ、３３……内部メモリ、３４…
…ＳＣＳＩバス・インターフエイス、４……ＳＣ
ＳＩバス、５……二重化デイスク装置、５１，５
２……磁気デイスク、６……テープ装置、ＳＢ…
…システム・バス。

Claims (1)

    【実用新案登録請求の範囲】
  1. システム・バスを介してホスト・コンピユータ
    に接続されるとともに、少なくとも二重化デイス
    ク装置及びその他のＩ／Ｏ装置等のデバイスを接
    続するＩ／Ｏチヤネル制御装置において、前記ホ
    スト・コンピユータからアクセス識別番号が設定
    されるインターフエイス情報を送出するようにし
    、前記アクセス識別番号を登録する登録手段と、
    この登録手段内に設定された値とその後与えられ
    たインターフエイス情報内の識別番号との一致を
    判定する判定手段と、この判定手段から不一致信
    号が出力された場合にこのインターフエイス情報
    に対応する処理要求を待ち行列として格納するメ
    モリ手段とを設けたＩ／Ｏチヤネル制御装置。
JP10015489U 1989-08-28 1989-08-28 Pending JPH0341352U (ja)

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JP10015489U JPH0341352U (ja) 1989-08-28 1989-08-28

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JPH0341352U true JPH0341352U (ja) 1991-04-19

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JP10015489U Pending JPH0341352U (ja) 1989-08-28 1989-08-28

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