JPH035619B2 - - Google Patents
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- Publication number
- JPH035619B2 JPH035619B2 JP56099269A JP9926981A JPH035619B2 JP H035619 B2 JPH035619 B2 JP H035619B2 JP 56099269 A JP56099269 A JP 56099269A JP 9926981 A JP9926981 A JP 9926981A JP H035619 B2 JPH035619 B2 JP H035619B2
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- Japan
- Prior art keywords
- data
- memory
- cache memory
- control unit
- reading
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はメモリのデータの読出しを制御するメ
モリアクセス制御方式に関する。
モリアクセス制御方式に関する。
キヤシユメモリを具備した処理システムにおい
ては、内部バスと共通（外部）バスとを有し、共
通バスからのDMA要求と、処理装置からのメモ
リアクセス要求との競合を判定し、何れかの一方
に内部バスの専有権を与える方式を採用してい
る。従来方式を図によつて説明する。第１図は従
来方式を説明するブロツク図であり、１は処理装
置、２はキヤシユメモリ、３は内部バス、４はメ
モリ制御部、５はメモリ、６はバス制御部、７は
共通バス、８は入出力装置、ＡはDMA要求、Ｂ
はメモリアクセス要求、ｄはデータである。第１
図におけるキヤシユメモリ２にはメモリ５内の一
部のデータｄが格納されており処理装置１とのデ
ータの転送を高速で行う。第１図において、共通
バス７側からのDMA要求Ａと、処理装置１から
のメモリアクセス要求Ｂとの競合をバス制御部６
が判定し、何れかの一方に、内部バスの専有を許
可する。このような処理システムにおいて、処理
装置１がキヤシユメモリ２からデータｄを読出し
ているとき、共通バス７側からDMA要求Ａが発
せられた場合、そのDMA要求ＡがREAD（メモ
リ５からのデータの読出し）であれば、処理装置
１によるキヤシユメモリ２からのデータ読出しと
並行して、前記READ要求を満たすことが可能
である。DMA要求がWRITEの場合には、キヤ
シユメモリ２とメモリ５との間でデータの不一致
が生ずるので、キヤシユメモリ２の内の該当アド
レスを無効化する。無効化すると、キヤシユメモ
リ２はヒツトせずメモリ５よりアクセスし、その
時点で、DMAWRITEで更新された最新のデー
タをキヤシユメモリ２に取り込む。READの場
合にはメモリ５からデータを読出すのみでよいか
らである。このように並行読出しを可能とすれ
ば、システムの処理効率を著しく向上しうる。
ては、内部バスと共通（外部）バスとを有し、共
通バスからのDMA要求と、処理装置からのメモ
リアクセス要求との競合を判定し、何れかの一方
に内部バスの専有権を与える方式を採用してい
る。従来方式を図によつて説明する。第１図は従
来方式を説明するブロツク図であり、１は処理装
置、２はキヤシユメモリ、３は内部バス、４はメ
モリ制御部、５はメモリ、６はバス制御部、７は
共通バス、８は入出力装置、ＡはDMA要求、Ｂ
はメモリアクセス要求、ｄはデータである。第１
図におけるキヤシユメモリ２にはメモリ５内の一
部のデータｄが格納されており処理装置１とのデ
ータの転送を高速で行う。第１図において、共通
バス７側からのDMA要求Ａと、処理装置１から
のメモリアクセス要求Ｂとの競合をバス制御部６
が判定し、何れかの一方に、内部バスの専有を許
可する。このような処理システムにおいて、処理
装置１がキヤシユメモリ２からデータｄを読出し
ているとき、共通バス７側からDMA要求Ａが発
せられた場合、そのDMA要求ＡがREAD（メモ
リ５からのデータの読出し）であれば、処理装置
１によるキヤシユメモリ２からのデータ読出しと
並行して、前記READ要求を満たすことが可能
である。DMA要求がWRITEの場合には、キヤ
シユメモリ２とメモリ５との間でデータの不一致
が生ずるので、キヤシユメモリ２の内の該当アド
レスを無効化する。無効化すると、キヤシユメモ
リ２はヒツトせずメモリ５よりアクセスし、その
時点で、DMAWRITEで更新された最新のデー
タをキヤシユメモリ２に取り込む。READの場
合にはメモリ５からデータを読出すのみでよいか
らである。このように並行読出しを可能とすれ
ば、システムの処理効率を著しく向上しうる。
本発明は上記の点に着目したものであり、処理
システムの処理効率を向上するメモリアクセス制
御方式の提供を目的とする。
システムの処理効率を向上するメモリアクセス制
御方式の提供を目的とする。
本発明は、入出力装置等が結ばれた共通バスを
制御する第１の制御部と、主記憶装置を制御する
第２の制御部と、前記第２の制御部と前記主記憶
装置の中の一部のデータを格納しているキヤシユ
メモリとに結ばれた処理装置とを有するデータ処
理システムにおいて、前記処理装置が前記キヤシ
ユメモリからデータを読出し中に、前記共通バス
から前記第１の制御部に対しデータ読出しのメモ
リアクセス要求を生じた際、前記主記憶装置から
のデータの読出しを可能とする手段を備えたこと
を特徴とするメモリアクセス制御方式である。
制御する第１の制御部と、主記憶装置を制御する
第２の制御部と、前記第２の制御部と前記主記憶
装置の中の一部のデータを格納しているキヤシユ
メモリとに結ばれた処理装置とを有するデータ処
理システムにおいて、前記処理装置が前記キヤシ
ユメモリからデータを読出し中に、前記共通バス
から前記第１の制御部に対しデータ読出しのメモ
リアクセス要求を生じた際、前記主記憶装置から
のデータの読出しを可能とする手段を備えたこと
を特徴とするメモリアクセス制御方式である。
以下、本発明を図面によつて説明する。第２図
は本発明の一実施例を説明するブロツク図であ
り、９は受付部、１０，１１はフラグ部、１２は
判別部、Ｃは読出指令、Ｈはヒツト信号、F1，
F2，f1，f2はフラグ、その他は第１図と同様であ
る。第２図において、処理装置１からのメモリア
クセス要求Ｂによりフラグ部１０にフラグf1
（READ）がセツトされ、キヤシユメモリ２内の
データｄが処理装置１へと読出されて処理が実行
される。このキヤシユメモリ２からのデータ読出
し中に、共通バス７側からDMA要求Ａ（READ）
が発せられると、受付部９がこれを受理して、フ
ラグ１１のフラグF1（READ）をセツトする。判
別部１２はフラグ部１０及び１１を調べ、ヒツト
信号Ｈが有効となつている間にフラグF1とf1とが
設定されたときに、読出命令Ｃを発する。このた
めメモリ制御部４はメモリ５内のデータを読出し
て共通バス７側へ送出する。一方、処理装置１に
よるキヤシユメモリ２からのデータｄの読出しは
そのまま続行される。
は本発明の一実施例を説明するブロツク図であ
り、９は受付部、１０，１１はフラグ部、１２は
判別部、Ｃは読出指令、Ｈはヒツト信号、F1，
F2，f1，f2はフラグ、その他は第１図と同様であ
る。第２図において、処理装置１からのメモリア
クセス要求Ｂによりフラグ部１０にフラグf1
（READ）がセツトされ、キヤシユメモリ２内の
データｄが処理装置１へと読出されて処理が実行
される。このキヤシユメモリ２からのデータ読出
し中に、共通バス７側からDMA要求Ａ（READ）
が発せられると、受付部９がこれを受理して、フ
ラグ１１のフラグF1（READ）をセツトする。判
別部１２はフラグ部１０及び１１を調べ、ヒツト
信号Ｈが有効となつている間にフラグF1とf1とが
設定されたときに、読出命令Ｃを発する。このた
めメモリ制御部４はメモリ５内のデータを読出し
て共通バス７側へ送出する。一方、処理装置１に
よるキヤシユメモリ２からのデータｄの読出しは
そのまま続行される。
以上のように本発明は、処理装置によるキヤシ
ユメモリからのデータの読出しと並行して、共通
バス側から主記憶データの読出しを可能とするも
ので、処理システムの処理効率を著しく向上する
利点を有する。
ユメモリからのデータの読出しと並行して、共通
バス側から主記憶データの読出しを可能とするも
ので、処理システムの処理効率を著しく向上する
利点を有する。
第１図は従来方式を説明するブロツク図、第２
図は本発明の一実施例を説明するブロツク図であ
り、図中に用いた符号は次の通りである。 １は処理装置、２はキヤシユメモリ、３は内部
バス、４はメモリ制御部、５はメモリ、６はバス
制御部、７は共通バス、８は入出力装置、９は受
付部、１０，１１はフラグ部、１２は判別部、Ａ
はDMA要求、Ｂはメモリアクセス要求、Ｃは読
出指令、ｄはデータ、F1，F2，f1，f2はフラグ、
Ｈはヒツト信号を示す。
図は本発明の一実施例を説明するブロツク図であ
り、図中に用いた符号は次の通りである。 １は処理装置、２はキヤシユメモリ、３は内部
バス、４はメモリ制御部、５はメモリ、６はバス
制御部、７は共通バス、８は入出力装置、９は受
付部、１０，１１はフラグ部、１２は判別部、Ａ
はDMA要求、Ｂはメモリアクセス要求、Ｃは読
出指令、ｄはデータ、F1，F2，f1，f2はフラグ、
Ｈはヒツト信号を示す。
Claims (1)
- 【特許請求の範囲】 １ 入出力装置等が結ばれた共通バスを制御する
第１の制御部と、主記憶装置を制御する第２の制
御部と、前記第２の制御部と前記主記憶装置の中
の一部のデータを格納しているキヤシユメモリと
に結ばれた処理装置とを有するデータ処理システ
ムにおいて、 前記処理装置が前記キヤシユメモリからデータ
を読出し中に、前記共通バスから前記第１の制御
部に対しデータ読出しのメモリアクセス要求が生
じた際、前記主記憶装置からのデータ読出しを可
能とする手段を備えたことを特徴とするメモリア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099269A JPS581256A (ja) | 1981-06-26 | 1981-06-26 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099269A JPS581256A (ja) | 1981-06-26 | 1981-06-26 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581256A JPS581256A (ja) | 1983-01-06 |
| JPH035619B2 true JPH035619B2 (ja) | 1991-01-28 |
Family
ID=14242962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099269A Granted JPS581256A (ja) | 1981-06-26 | 1981-06-26 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581256A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614031Y2 (ja) * | 1985-05-21 | 1994-04-13 | 日産自動車株式会社 | 渦流室式デイ−ゼルエンジン |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
-
1981
- 1981-06-26 JP JP56099269A patent/JPS581256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581256A (ja) | 1983-01-06 |
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