JPH0341719A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH0341719A JPH0341719A JP17749789A JP17749789A JPH0341719A JP H0341719 A JPH0341719 A JP H0341719A JP 17749789 A JP17749789 A JP 17749789A JP 17749789 A JP17749789 A JP 17749789A JP H0341719 A JPH0341719 A JP H0341719A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の製造方法に関し、特にシリコン（
８１）基板上にＧａＡｓなどの■−Ｖ族化合物半導体単
結晶を得るためのｍ−ｖ族化合物半導体基板の製造方法
に関するものである。
８１）基板上にＧａＡｓなどの■−Ｖ族化合物半導体単
結晶を得るためのｍ−ｖ族化合物半導体基板の製造方法
に関するものである。
ＧａＡｓ 、ＩｎＰ等の化合物半導体はその優れた特徴
を活かして、高性能、高機能、高機能デバイスに利用さ
れつつある。しかし化合物半導体は一般に高価であう、
筐た大面積の高品質基板結晶を得にくい等の問題点があ
る。このような問題点を克服するための試みとして、安
価で、良質、軽量。
を活かして、高性能、高機能、高機能デバイスに利用さ
れつつある。しかし化合物半導体は一般に高価であう、
筐た大面積の高品質基板結晶を得にくい等の問題点があ
る。このような問題点を克服するための試みとして、安
価で、良質、軽量。
大面積なシリコンを基板としこのシリコン基板上に化合
物半導体を積層し、この化合物半導体層にデバイスを製
造することが試みられている。このようなシリコン基板
を用いて化合物半導体基板を製造する方法は従来よシ幾
つか提案されているが、いまだ結晶品質の点でバルク結
晶に劣るのが現状である。
物半導体を積層し、この化合物半導体層にデバイスを製
造することが試みられている。このようなシリコン基板
を用いて化合物半導体基板を製造する方法は従来よシ幾
つか提案されているが、いまだ結晶品質の点でバルク結
晶に劣るのが現状である。
その原因は、■−■族半導体の熱膨張係数と格子定数が
シリコンと異なるためである。特に熱膨張係数差にもと
づく熱応力は１０’ｄｙｎ／−以上となシ欠陥やクラッ
クを引起こす主要因となっている。
シリコンと異なるためである。特に熱膨張係数差にもと
づく熱応力は１０’ｄｙｎ／−以上となシ欠陥やクラッ
クを引起こす主要因となっている。
すなわち、成長温度Ｔ、でｓｉ基板上にＧａＡｓ層を成
長させた後冷却を開始すると、８１基板の熱膨張係数α
ｓｉとＧａＡａの熱膨張係数αｏ１＾、との差に基づく
応力σＴ１つまり σＴ＝（αＧＡ人Ｂ−α５ｔ）−（Ｔ、−Ｔ）−Ｅ／（
１−ｙ）が発生する。この応力はＳｌとＧａＡｓが密着
している限シは不可避で、８１基板よシ薄いＧａＡｓ層
にクラックや欠陥を導入させて緩和する。
長させた後冷却を開始すると、８１基板の熱膨張係数α
ｓｉとＧａＡａの熱膨張係数αｏ１＾、との差に基づく
応力σＴ１つまり σＴ＝（αＧＡ人Ｂ−α５ｔ）−（Ｔ、−Ｔ）−Ｅ／（
１−ｙ）が発生する。この応力はＳｌとＧａＡｓが密着
している限シは不可避で、８１基板よシ薄いＧａＡｓ層
にクラックや欠陥を導入させて緩和する。
従来より１この問題を解決するため、■−ｖ族半導体層
と基板との間に熱膨張係数差を緩和する層を入れる構造
の■−ｖ族化合物半導体基板の製造方法が提案されてい
る。
と基板との間に熱膨張係数差を緩和する層を入れる構造
の■−ｖ族化合物半導体基板の製造方法が提案されてい
る。
例えば、■−ｖ族半導体とｓｉやガラスなどの基板との
間に低融点物質層を介在させる方法がある。特開昭６２
−２６６９によると、太陽電池層とＳｔ、ガラスや金属
等の基板との間にＳ ｎ ＋ Ｇ ａ ｒ Ｉ ｎ等を
介在させる構造、あるいは太陽電池層の代シにＧｅ単結
晶を使いその上に■−ｖ結晶を成長させた方法が示され
ている。
間に低融点物質層を介在させる方法がある。特開昭６２
−２６６９によると、太陽電池層とＳｔ、ガラスや金属
等の基板との間にＳ ｎ ＋ Ｇ ａ ｒ Ｉ ｎ等を
介在させる構造、あるいは太陽電池層の代シにＧｅ単結
晶を使いその上に■−ｖ結晶を成長させた方法が示され
ている。
また、他の方法として種類の異なる複数の半導体基材を
積層して一体化する方法がある。特開昭６１−１８２２
１５によると、Ｓｔ基板上にＩｎＰ、その上にＧａＡｓ
を隣合わせにし、鏡面同士を密着し熱処理して一体化す
る方法が示されている。
積層して一体化する方法がある。特開昭６１−１８２２
１５によると、Ｓｔ基板上にＩｎＰ、その上にＧａＡｓ
を隣合わせにし、鏡面同士を密着し熱処理して一体化す
る方法が示されている。
また、特開昭６１−２１９１８２にはシリコン基板に高
濃度不純物層を作製し、そのうえにｓｉをうずく形成し
て、さらに■−■結晶を成長させた後、前記Ｓ１基板を
化学的にエツチングして高濃度不純物層でエツチングを
とめる方法により大面積。
濃度不純物層を作製し、そのうえにｓｉをうずく形成し
て、さらに■−■結晶を成長させた後、前記Ｓ１基板を
化学的にエツチングして高濃度不純物層でエツチングを
とめる方法により大面積。
軽量な化合物半導体を得る方法が示されている。
しかし、上記特開昭６２−２６６９の方法では、太陽電
池層を作製してから基板に貼シつけるため、その面積は
■−■族基板の大きさ（直径４インチ以下）に限定され
てし筐う。またＧｏ層を貼シつける方法では、ＧｏがＳ
ｔと比較して大計積の結晶が通常得られないため、上記
と同様な問題がある。
池層を作製してから基板に貼シつけるため、その面積は
■−■族基板の大きさ（直径４インチ以下）に限定され
てし筐う。またＧｏ層を貼シつける方法では、ＧｏがＳ
ｔと比較して大計積の結晶が通常得られないため、上記
と同様な問題がある。
また、上記特開昭６１−１８２２１５の方法では、隣合
う材料の熱膨張係数差が２×ｌＯ″″６ ｄｅ ｇ −
Ｚになシ、かつ接着温度が高々２００℃であるため、熱
歪が大幅に緩和される利点を有しているが、その大きさ
は■−Ｖ族化合物半導体の大きさに限定されるうえＧａ
Ａａよシ高価ＩＩｎＰを中間に使うため、経済的でない
。
う材料の熱膨張係数差が２×ｌＯ″″６ ｄｅ ｇ −
Ｚになシ、かつ接着温度が高々２００℃であるため、熱
歪が大幅に緩和される利点を有しているが、その大きさ
は■−Ｖ族化合物半導体の大きさに限定されるうえＧａ
Ａａよシ高価ＩＩｎＰを中間に使うため、経済的でない
。
さらに、上記特開昭６１−２１９１８２の方法では、シ
リコン基板が厚い状態で化合物半導体を成長するため、
熱歪低減の効果はなく、化合物半導体の品質を向上させ
る働きはない。
リコン基板が厚い状態で化合物半導体を成長するため、
熱歪低減の効果はなく、化合物半導体の品質を向上させ
る働きはない。
本発明は以上の点に鑑みてなされたもので、その目的は
、８１基板上にクラックや欠陥の無い高品品質なｍ−ｖ
族化合物半導体層を成長させることができる半導体基板
の製造方法を提供することにある。
、８１基板上にクラックや欠陥の無い高品品質なｍ−ｖ
族化合物半導体層を成長させることができる半導体基板
の製造方法を提供することにある。
上記の目的を達成するために、本発明は、３１からなる
第１の基板を絶縁膜を介在させて第２の基板に接着させ
て基板を形成し、次いでこの第１のｓｉ基板の薄層化を
行ったのち、その薄層化した８１層上にｍ−ｖ族化合物
半導体を成長することを主要な特徴とする。
第１の基板を絶縁膜を介在させて第２の基板に接着させ
て基板を形成し、次いでこの第１のｓｉ基板の薄層化を
行ったのち、その薄層化した８１層上にｍ−ｖ族化合物
半導体を成長することを主要な特徴とする。
本発明にかいては、基板上に絶縁膜と薄いＳｔ層とを積
層した上に■−ｖ族化合物半導体を成長することによシ
、その８１基板上にクラックや欠陥の無い高品質々■−
ｖ族化合物半導体層を得ることができる。
層した上に■−ｖ族化合物半導体を成長することによシ
、その８１基板上にクラックや欠陥の無い高品質々■−
ｖ族化合物半導体層を得ることができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（龜）〜（ｄ）は、本発明の第１の実施例による
半導体基板の製造工程を示す断面図である。
半導体基板の製造工程を示す断面図である。
筐ず、半導体主面が（ｉｏｏ）面であるＳｌ基板１を用
意する。次に、このＳｌ基板１の主面上にプラズマＣＶ
Ｄ法によ５ＢＰＳＧ膜２を形成して第１の基板３を作製
する。次に、この基板３とは別に、モリブデン製の第２
の基板４の表面にプラズマＣＶＤ法によ、ｐＢＰＳＧ膜
５を積層した基板６を用意しく第１図（＆））、しかる
後両者（３と６）をＢＰＳＧ膜２と５を用いて所定の温
度で接着する（第１図（ｂ））。ただし、図中７は接着
後のｎｐｓａｉを示す。
意する。次に、このＳｌ基板１の主面上にプラズマＣＶ
Ｄ法によ５ＢＰＳＧ膜２を形成して第１の基板３を作製
する。次に、この基板３とは別に、モリブデン製の第２
の基板４の表面にプラズマＣＶＤ法によ、ｐＢＰＳＧ膜
５を積層した基板６を用意しく第１図（＆））、しかる
後両者（３と６）をＢＰＳＧ膜２と５を用いて所定の温
度で接着する（第１図（ｂ））。ただし、図中７は接着
後のｎｐｓａｉを示す。
次に、メカのケミカルエツチング法にようＳｉ基板１を
１μｍ−！！で薄層化する（第１図（Ｃ） ）。
１μｍ−！！で薄層化する（第１図（Ｃ） ）。
この様にして作製したモリブデン基板４上の８１基板を
ＭＢＥの装置内にセットし、いわゆる２段階成長法（約
３５０℃の低温成長と約６００℃の高温成長からなる）
によｊｌ）ＧａＡｓ膜８を約３μｍ成長した。
ＭＢＥの装置内にセットし、いわゆる２段階成長法（約
３５０℃の低温成長と約６００℃の高温成長からなる）
によｊｌ）ＧａＡｓ膜８を約３μｍ成長した。
第１図（ｄ）にこの様にして得られた半導体基板の構造
を示す。
を示す。
このようにして得られたＧａＡｓ層８中の応力は、フォ
トルミネッセンスのピーク波長のシフト量は２ Ｘ １
０’ ｄｙｎ／−であると見積もられた。従来のＧａＡ
ｓ／Ｓｉ（約２ Ｘ １０’ ｄｙｎ／ｃＪ）に比べて
減少していることが分る。溶融ＫＯＨによるエツチング
からは、ニッチｅビット密度（ＥＰＤ）は約２Ｘ１０５
ａｌｌ−” と見積もられ、これ筐で得られている８
１基板上のＧａＡｓと比較して格段の膜質のものが得ら
れた。従来の方法では、ｓｉ基板が厚い状態でＧａＡｓ
を成長していたため、熱応力が副基板よう薄いＧａＡｓ
層に欠陥を導入させて緩和していた。
トルミネッセンスのピーク波長のシフト量は２ Ｘ １
０’ ｄｙｎ／−であると見積もられた。従来のＧａＡ
ｓ／Ｓｉ（約２ Ｘ １０’ ｄｙｎ／ｃＪ）に比べて
減少していることが分る。溶融ＫＯＨによるエツチング
からは、ニッチｅビット密度（ＥＰＤ）は約２Ｘ１０５
ａｌｌ−” と見積もられ、これ筐で得られている８
１基板上のＧａＡｓと比較して格段の膜質のものが得ら
れた。従来の方法では、ｓｉ基板が厚い状態でＧａＡｓ
を成長していたため、熱応力が副基板よう薄いＧａＡｓ
層に欠陥を導入させて緩和していた。
これに対して、本発明では、薄層化したＳｉ基板１つま
ｂＳｉＳｔ層ＧａＡｓ層８及び熱膨張係数がＧａＡａに
近いモリブデンに比べて薄く、熱応力のほとんどが当該
Ｓｔ層１によシ緩和されたために、高品質のＧａＡｓが
得られたものと考えられる。
ｂＳｉＳｔ層ＧａＡｓ層８及び熱膨張係数がＧａＡａに
近いモリブデンに比べて薄く、熱応力のほとんどが当該
Ｓｔ層１によシ緩和されたために、高品質のＧａＡｓが
得られたものと考えられる。
第２図（瓢）〜（４１）は、本発明の第２の実施例によ
る半導体基板の製造工程を示す断面図である。
る半導体基板の製造工程を示す断面図である。
まず、半導体主面が（１００）面である８１基板９を用
意する。次に、このＳｉ基板９の主面上に、イオン注入
法（注入エネルギー：４０ｅＶ、注入量： Ｉ Ｘ １
０”ｃｍ″″２、アニール温度：１１００℃、アニール
時間：３層ｍ）によシ表面からの深さ１μｍの不純物濃
度が１０２０ＣＷＬ″″３以上となるように設定された
ｐ＋ボロンドープ層１０を形成する（第２図（ａ））。
意する。次に、このＳｉ基板９の主面上に、イオン注入
法（注入エネルギー：４０ｅＶ、注入量： Ｉ Ｘ １
０”ｃｍ″″２、アニール温度：１１００℃、アニール
時間：３層ｍ）によシ表面からの深さ１μｍの不純物濃
度が１０２０ＣＷＬ″″３以上となるように設定された
ｐ＋ボロンドープ層１０を形成する（第２図（ａ））。
次いで、このｐ＋ボロンドープ層１０の上にプラズマＣ
ＶＤ法によ、り ＰＳＧ膜１膜管１成したのち、該基板
１２とは別に、サファイア製の第２の基板１３（熱膨張
係数６．５Ｘ１０−６℃−１）の表面にｐｓＧＭｌ ４
をプラズマＣＶＤ法によう積層した基板１５を用意しく
第２図（ｂ） ’） 、両者（１２と１５）をＰＳＧ膜
１膜管１４を用いて接着する（第２図（Ｃ））。ただし
、図中１６は接着後のｐｓａｇを示す。
ＶＤ法によ、り ＰＳＧ膜１膜管１成したのち、該基板
１２とは別に、サファイア製の第２の基板１３（熱膨張
係数６．５Ｘ１０−６℃−１）の表面にｐｓＧＭｌ ４
をプラズマＣＶＤ法によう積層した基板１５を用意しく
第２図（ｂ） ’） 、両者（１２と１５）をＰＳＧ膜
１膜管１４を用いて接着する（第２図（Ｃ））。ただし
、図中１６は接着後のｐｓａｇを示す。
次に、基板１２のｐ中層１０以外の部分（Ｓｉ基板９）
をエツチング除去して薄層化する。この方法としては、
筐ず、１０μｍ程度の膜厚１で機械的な研磨によシ薄層
化し、次に、エチレンジアミン１７ｍ１、ピテカテコー
ル３ｇ、水８ｍｌの組成比のアルカリ系の混合液を１０
０℃に加熱したものを使用した。この混合液は、ｐ−、
ｎ″″あるいはｎ”ｓ １層に対するエツチング速度が
、１０２０ｃｒｎ″″３以上のボロン濃度のｐ＋にたい
して５００倍以上大きく、選択性があるため、膜厚の均
一性に優れた１μｍのｐ＋ｓｉ層１０を有する構造のも
のが得られる（第２図（ｄ））。
をエツチング除去して薄層化する。この方法としては、
筐ず、１０μｍ程度の膜厚１で機械的な研磨によシ薄層
化し、次に、エチレンジアミン１７ｍ１、ピテカテコー
ル３ｇ、水８ｍｌの組成比のアルカリ系の混合液を１０
０℃に加熱したものを使用した。この混合液は、ｐ−、
ｎ″″あるいはｎ”ｓ １層に対するエツチング速度が
、１０２０ｃｒｎ″″３以上のボロン濃度のｐ＋にたい
して５００倍以上大きく、選択性があるため、膜厚の均
一性に優れた１μｍのｐ＋ｓｉ層１０を有する構造のも
のが得られる（第２図（ｄ））。
この様にして作製したサフサファイア基板１３上のＳｔ
基板をＭＯＣＶＤの装置内にセットし、いわゆる２段階
成長法（約４００℃の低温成長と約７００℃の高温成長
からなる）によシＧａＡｓ膜１１を約５μｍ成長じた。
基板をＭＯＣＶＤの装置内にセットし、いわゆる２段階
成長法（約４００℃の低温成長と約７００℃の高温成長
からなる）によシＧａＡｓ膜１１を約５μｍ成長じた。
第２図（、）にこの様にして得られた半導体基板の構造
を示す。
を示す。
このようにして得られたＧａＡｓ層１Ｔ中の応力は、フ
ォトルミネッセンスのピーク波長のシフト量は１０８
ｄｙｎ／−であると見積もられた。従来のＧａＡｓ／Ｓ
ｉ（約２Ｘ １０’ｄｙｎ／ｃＩＩ）に比べて減少して
いることが分る。溶融ＫＯＪＩによるエツチングからは
、ニッチ・ピット密度（ＥＰＤ）ハ約ｌＸ１０５α″″
２と見積もられ、これ１で得られているＳ！基板上のＧ
ａＡｓと比較して格段の膜質のものが得られた。従来の
方法では、ｓｉ基板が厚い状態でＧａＡ３を成長してい
たため熱応力が８１基板よう薄いＧａＡｓ層に欠陥を導
入させて緩和していたのに対して、本発明では、ｐ”８
１層１０がＧａＡｓ層１Ｔ及び熱膨張係数がＧａＡｓに
近いサファイアに比べて薄く、熱応力のほとんどがｐ＋
ｓｔ層１０によう緩和されたために、高品質のＧａＡｓ
が得られたものと考えられる。
ォトルミネッセンスのピーク波長のシフト量は１０８
ｄｙｎ／−であると見積もられた。従来のＧａＡｓ／Ｓ
ｉ（約２Ｘ １０’ｄｙｎ／ｃＩＩ）に比べて減少して
いることが分る。溶融ＫＯＪＩによるエツチングからは
、ニッチ・ピット密度（ＥＰＤ）ハ約ｌＸ１０５α″″
２と見積もられ、これ１で得られているＳ！基板上のＧ
ａＡｓと比較して格段の膜質のものが得られた。従来の
方法では、ｓｉ基板が厚い状態でＧａＡ３を成長してい
たため熱応力が８１基板よう薄いＧａＡｓ層に欠陥を導
入させて緩和していたのに対して、本発明では、ｐ”８
１層１０がＧａＡｓ層１Ｔ及び熱膨張係数がＧａＡｓに
近いサファイアに比べて薄く、熱応力のほとんどがｐ＋
ｓｔ層１０によう緩和されたために、高品質のＧａＡｓ
が得られたものと考えられる。
第３図は（、）〜（ｆ）は、本発明の第３の実施例によ
る半導体基板の製造工程を示す断面図である。
る半導体基板の製造工程を示す断面図である。
まず、半導体主面が（ｉｏｏ）面であるＳｉ基板１８を
用意する。次に、とのＳｉ基板１Ｂの主面上に、イオン
注入法（注入エネルギー： ４０ ｅ Ｖ ％注入量：
ｌＸ１０１６傭−２アニール温度： １１００℃、アニ
ール時間： ３０＝ ）によシ表面からの深さ１μｍの
不純物濃度が１０２０ｃｍ″″３以上となるように設定
されたｐ＋ボロンドープ層１９を形成する（第３図（＆
））。
用意する。次に、とのＳｉ基板１Ｂの主面上に、イオン
注入法（注入エネルギー： ４０ ｅ Ｖ ％注入量：
ｌＸ１０１６傭−２アニール温度： １１００℃、アニ
ール時間： ３０＝ ）によシ表面からの深さ１μｍの
不純物濃度が１０２０ｃｍ″″３以上となるように設定
されたｐ＋ボロンドープ層１９を形成する（第３図（＆
））。
次いで、このｐ＋ボロンドープ層１９の上ニプラズマＣ
ＶＤ法によ、９ ＰＳＧ膜２０を形成したのち、該基板
２１とは別に、アルミナ単結晶製の第２の基板２２（熱
膨張係数４．６Ｘ１０″″６℃−１）の表面にＰＳＧ膜
２３をプラズマＣＶＤ法によう積層した基板２４を用意
しく第３図（ｂ） ） 、両者（２１と２４）をＰＳＧ
膜２０と２３を用いて接着する（第３図（Ｃ））。
ＶＤ法によ、９ ＰＳＧ膜２０を形成したのち、該基板
２１とは別に、アルミナ単結晶製の第２の基板２２（熱
膨張係数４．６Ｘ１０″″６℃−１）の表面にＰＳＧ膜
２３をプラズマＣＶＤ法によう積層した基板２４を用意
しく第３図（ｂ） ） 、両者（２１と２４）をＰＳＧ
膜２０と２３を用いて接着する（第３図（Ｃ））。
ただし、図中２５は接着後のＰＳＧ膜を示す。
次に、基板２１のｐ十層１９以外の部分（Ｓｉ基板１８
）をエツチング除去して薄層化する。この方法としては
、１ず、１０μｍ程度の膜厚筐で機械的な研磨によう薄
層化し、次に、エチレンジアミン１７ｍ１．ピテカテコ
ール３ｇ、水８ｍｌの組成比のアルカリ系の混合液を１
００℃に加熱したものを使用した。この混合液は、ｐ−
、ｎ−あるいはｎ”８１層に対するエツチング速度が、
１０２０ｃｍ−３以上のボロン濃度の、十に対して５０
０倍以上大きく、選択性があるため、膜厚の均一性に優
れた１μｍのｐ＋Ｓｉ層１９を有する構造のものが得ら
れる（第３図（ｄ））。
）をエツチング除去して薄層化する。この方法としては
、１ず、１０μｍ程度の膜厚筐で機械的な研磨によう薄
層化し、次に、エチレンジアミン１７ｍ１．ピテカテコ
ール３ｇ、水８ｍｌの組成比のアルカリ系の混合液を１
００℃に加熱したものを使用した。この混合液は、ｐ−
、ｎ−あるいはｎ”８１層に対するエツチング速度が、
１０２０ｃｍ−３以上のボロン濃度の、十に対して５０
０倍以上大きく、選択性があるため、膜厚の均一性に優
れた１μｍのｐ＋Ｓｉ層１９を有する構造のものが得ら
れる（第３図（ｄ））。
次に、この基板を１０００℃の加湿酸素（ウェット０２
）雰囲気で約１２時間酸化する。この酸化条件によシ、
膜厚１μｍの５ｉｏ２膜２６が形成される（第３図（ｅ
））。良く知られているように８１は酸化されることに
よ沙、約２倍の膜厚となるため、膜厚１μｍのｓｉｏ２
ｇを形成するためには約０５μｍのＳｉ層が必要であう
１本実施例では、結果して膜厚的０．５μｍの８１層１
９が残っている。ここで、第３図（ｄ）で示したｐ＋ｓ
ｉ層１９を得る工程、及び第３図（、）で示した８１０
２膜２６を得る工程の条件を変えることによシ、任意の
厚さのｐ＋ｓｉ層１９を有する第３図（・）の構造のも
のが得られている。
）雰囲気で約１２時間酸化する。この酸化条件によシ、
膜厚１μｍの５ｉｏ２膜２６が形成される（第３図（ｅ
））。良く知られているように８１は酸化されることに
よ沙、約２倍の膜厚となるため、膜厚１μｍのｓｉｏ２
ｇを形成するためには約０５μｍのＳｉ層が必要であう
１本実施例では、結果して膜厚的０．５μｍの８１層１
９が残っている。ここで、第３図（ｄ）で示したｐ＋ｓ
ｉ層１９を得る工程、及び第３図（、）で示した８１０
２膜２６を得る工程の条件を変えることによシ、任意の
厚さのｐ＋ｓｉ層１９を有する第３図（・）の構造のも
のが得られている。
次に、ｓｉｏ、膜２６をエツチング除去したのち、その
アルミナ単結晶基板２２上のＳ１基板をＭＯＣＶＤの装
置内にセットし、いわゆる２段階成長法（約３５０℃の
低温成長と約６００℃の高温成長からなる）によＦｉ
ＩｎＰ膜２膜上７５μｍ成長した。第３図（ｆ）にこの
様にして得られた半導体基板の構造を示す。このとき、
工ｎＰ膜２７の形成に際し、ｐ＋ｓｉ層１９の一部を酸
化し、その５ｉ０２膜２６を除去する工程を設けること
によＦ） Ｓｐ ” Ｓ ３層１９の平坦性が良く々シ
、しかもそのｐ＋３３層１９の濃度制御が可能になる。
アルミナ単結晶基板２２上のＳ１基板をＭＯＣＶＤの装
置内にセットし、いわゆる２段階成長法（約３５０℃の
低温成長と約６００℃の高温成長からなる）によＦｉ
ＩｎＰ膜２膜上７５μｍ成長した。第３図（ｆ）にこの
様にして得られた半導体基板の構造を示す。このとき、
工ｎＰ膜２７の形成に際し、ｐ＋ｓｉ層１９の一部を酸
化し、その５ｉ０２膜２６を除去する工程を設けること
によＦ） Ｓｐ ” Ｓ ３層１９の平坦性が良く々シ
、しかもそのｐ＋３３層１９の濃度制御が可能になる。
このようにして得られたＩｎＰＩＪ２Ｔ中の応力は、フ
ォトルミネッセンスのピーク波長のシフト量は１０８ｄ
ｙｎ／−以下であると見積もられた。従来のＩｎＰ／Ｓ
ｔ（約１０’ｄｙｎ／ｄ）に比べて減少していることが
分る。Ｈ３ＰＯ４＋ＨＢｒによるエツチングからは、エ
ッチ・ビット密度（ＥＰＤ）は約ｌＸ１０５傭″″２と
見積もられ、これ１で得られているＳｌ基板上のＩｎＰ
と比較して格段の膜質のものが得られた。従来の方法で
は、Ｓｉ基板が厚い状態でＩｎＰを成長していたため熱
応力が８１基板よシ薄いｌｌｘＰ層に欠陥を導入させて
緩和していたのに対して、本発明ではｐ＋ｓｉ層１９が
ＥｎＰ層２γ及び熱膨張係数がＩｎＰに近いアルミナに
比べて薄く、熱応力のほとんどがｐ＋ｓｉ層１９にょシ
緩和されたために、高品質のＩｎＰが得られたものと考
えられる。
ォトルミネッセンスのピーク波長のシフト量は１０８ｄ
ｙｎ／−以下であると見積もられた。従来のＩｎＰ／Ｓ
ｔ（約１０’ｄｙｎ／ｄ）に比べて減少していることが
分る。Ｈ３ＰＯ４＋ＨＢｒによるエツチングからは、エ
ッチ・ビット密度（ＥＰＤ）は約ｌＸ１０５傭″″２と
見積もられ、これ１で得られているＳｌ基板上のＩｎＰ
と比較して格段の膜質のものが得られた。従来の方法で
は、Ｓｉ基板が厚い状態でＩｎＰを成長していたため熱
応力が８１基板よシ薄いｌｌｘＰ層に欠陥を導入させて
緩和していたのに対して、本発明ではｐ＋ｓｉ層１９が
ＥｎＰ層２γ及び熱膨張係数がＩｎＰに近いアルミナに
比べて薄く、熱応力のほとんどがｐ＋ｓｉ層１９にょシ
緩和されたために、高品質のＩｎＰが得られたものと考
えられる。
なお、本実施例以外にも、第２の基板としてセラミック
基板、金属基板、ガラス基板、また半導体基板などを用
いたが、同様な結果が得られた。
基板、金属基板、ガラス基板、また半導体基板などを用
いたが、同様な結果が得られた。
以上説明したように、本発明によれば、ｓｌからなる第
１の基板を絶縁膜を介在させて第２の基板に接着させて
基板を形成し、その第１のＳｉ基板を薄層化したのち、
この薄層化したＳｔ層上に■−ｖ族化合物半導体を成長
することにょυ、熱膨張係数差に起因する応力がＳｉ基
板に吸収されるため、■−ｖ族化合物半導体層内には熱
応力にともなう転位等の欠陥のない高品質ｍ−ｖ族化合
物半導体層が得られる。筐た、第２の基板としても、ガ
ラス、金属、セラミックス、単結晶基板等を用いること
ができるため、安価、大面積なｍ −Ｖ族化合物半導体
基板を得ることができ、その効果は大きいものがある。
１の基板を絶縁膜を介在させて第２の基板に接着させて
基板を形成し、その第１のＳｉ基板を薄層化したのち、
この薄層化したＳｔ層上に■−ｖ族化合物半導体を成長
することにょυ、熱膨張係数差に起因する応力がＳｉ基
板に吸収されるため、■−ｖ族化合物半導体層内には熱
応力にともなう転位等の欠陥のない高品質ｍ−ｖ族化合
物半導体層が得られる。筐た、第２の基板としても、ガ
ラス、金属、セラミックス、単結晶基板等を用いること
ができるため、安価、大面積なｍ −Ｖ族化合物半導体
基板を得ることができ、その効果は大きいものがある。
第１図（＆）〜（ｄ）は本発明の第１の実施例による半
導体基板の製造工程を示す断面図、第２図（、）〜（、
）は本発明の第２の実施例による半導体基板の製造工程
を示す断面鹸、第３図（ａ）〜（ｆ）は本発明の第３の
実施例による半導体基板の製造工程を示す断面図である
。 １・・・・Ｓｌ基板、２，５．γ・・・・ＢＰＳＧ膜、
３・・・・第１の基板、４・・・・モリブデン基板、６
・・◆・基板、８・・・・Ｇ ａ Ａ ｓ Ｍ ％ ９
・・・・Ｓｉ基板、１０・・・・ｐ＋ボロンドープ層、
１１，１４，１６・・・・ＰＳＧｉ、 １２・番・・
第１の基板、１３−・・・サファイア基板、１５ｓｅ＊
ｓ基板、１７ ｅ ・・＊ ＧａＡｓ膜、１８・・・・
Ｓｉ基板、１ プ層、２０．２３，２５・ ・第１の基板、２２・ ・・・・基板、２６・ ・・ＩｎＰ膜。 ９・・・・ ｐ＋ボロンドー ・ ・ ・ＰＳＧ膜、２１ ・ ・ ・・・・アルミナ
基板、２４ ・・・３１０２膜、２７・・
導体基板の製造工程を示す断面図、第２図（、）〜（、
）は本発明の第２の実施例による半導体基板の製造工程
を示す断面鹸、第３図（ａ）〜（ｆ）は本発明の第３の
実施例による半導体基板の製造工程を示す断面図である
。 １・・・・Ｓｌ基板、２，５．γ・・・・ＢＰＳＧ膜、
３・・・・第１の基板、４・・・・モリブデン基板、６
・・◆・基板、８・・・・Ｇ ａ Ａ ｓ Ｍ ％ ９
・・・・Ｓｉ基板、１０・・・・ｐ＋ボロンドープ層、
１１，１４，１６・・・・ＰＳＧｉ、 １２・番・・
第１の基板、１３−・・・サファイア基板、１５ｓｅ＊
ｓ基板、１７ ｅ ・・＊ ＧａＡｓ膜、１８・・・・
Ｓｉ基板、１ プ層、２０．２３，２５・ ・第１の基板、２２・ ・・・・基板、２６・ ・・ＩｎＰ膜。 ９・・・・ ｐ＋ボロンドー ・ ・ ・ＰＳＧ膜、２１ ・ ・ ・・・・アルミナ
基板、２４ ・・・３１０２膜、２７・・
Claims (3)
- （１）シリコンからなる第１の基板を、絶縁膜を介在さ
せて第２の基板に接着させ、基板を形成する第１の工程
と、上記第１の基板の薄層化を行う第２の工程と、上記
薄層化したシリコン層上にIII−Ｖ族化合物半導体を成
長する第３の工程を少なくとも含むことを特徴とする半
導体基板の製造方法。 - （２）請求項１において、第１の工程に、シリコンから
なる第１の基板の主面上に高濃度不純物ドープ層を形成
し、該高濃度不純物ドープ層上に絶縁膜を介在させて接
着させる工程を含み、かつ第２の工程に上記高濃度不純
物ドープ層以外のシリコン部分を選択的に除去する工程
を含むことを特徴とする半導体基板の製造方法。 - （３）請求項１において、第２の工程にシリコン層の一
部を酸化し、該酸化層を除去する工程を含むことを特徴
とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177497A JP2779954B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177497A JP2779954B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341719A true JPH0341719A (ja) | 1991-02-22 |
| JP2779954B2 JP2779954B2 (ja) | 1998-07-23 |
Family
ID=16031937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177497A Expired - Fee Related JP2779954B2 (ja) | 1989-07-10 | 1989-07-10 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2779954B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324573A (ja) * | 2006-05-30 | 2007-12-13 | Sharp Corp | 熱軟化性絶縁体と共に化合物半導体が形成されたシリコンウェハ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296709A (ja) * | 1985-06-24 | 1986-12-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の製造方法 |
| JPH01154512A (ja) * | 1987-12-11 | 1989-06-16 | Hitachi Ltd | 半導体結晶の製造方法 |
| JPH01183134A (ja) * | 1988-01-18 | 1989-07-20 | Fujitsu Ltd | 半導体基板およびその製造方法 |
-
1989
- 1989-07-10 JP JP1177497A patent/JP2779954B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296709A (ja) * | 1985-06-24 | 1986-12-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の製造方法 |
| JPH01154512A (ja) * | 1987-12-11 | 1989-06-16 | Hitachi Ltd | 半導体結晶の製造方法 |
| JPH01183134A (ja) * | 1988-01-18 | 1989-07-20 | Fujitsu Ltd | 半導体基板およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324573A (ja) * | 2006-05-30 | 2007-12-13 | Sharp Corp | 熱軟化性絶縁体と共に化合物半導体が形成されたシリコンウェハ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2779954B2 (ja) | 1998-07-23 |
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|---|---|---|---|
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