JPH0341721A - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
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- JPH0341721A JPH0341721A JP17642189A JP17642189A JPH0341721A JP H0341721 A JPH0341721 A JP H0341721A JP 17642189 A JP17642189 A JP 17642189A JP 17642189 A JP17642189 A JP 17642189A JP H0341721 A JPH0341721 A JP H0341721A
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- substrate
- compound semiconductor
- gaas
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- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン基板上にＧａＡｓ．ＩｎＰ。
ＧａＰ，ＩｎＡｓ，ＩｎＳｂなどのｍ−ｖ族化合物半導
体結晶層を得るための半導体基板およびその製造方法に
関する。
体結晶層を得るための半導体基板およびその製造方法に
関する。
ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等の■−Ｖ族化
合物半導体はその優れた特徴を活かして、高性能、高機
能デバイスに利用されつつある。しかし化合物半導体は
一般に高価であり、また大面積の高品質基板結晶を得に
くい等の問題点がある。
合物半導体はその優れた特徴を活かして、高性能、高機
能デバイスに利用されつつある。しかし化合物半導体は
一般に高価であり、また大面積の高品質基板結晶を得に
くい等の問題点がある。
このような問題点を克服するための試みとして、安価で
、良質、軽量、大面積なシリコン基板とし、このシリコ
ン基板上に化合物半導体を積層し、この化合物半導体層
にデバイスを製造することが試みられている。
、良質、軽量、大面積なシリコン基板とし、このシリコ
ン基板上に化合物半導体を積層し、この化合物半導体層
にデバイスを製造することが試みられている。
このようなシリコン基板を用いる化合物半導体基板の構
造、或いはシリコン基板を用いて化合物半導体基板を積
層する構造は従来より幾つか提案されているが、いまだ
結晶品質の点でバルク結晶に劣るのが現状である。
造、或いはシリコン基板を用いて化合物半導体基板を積
層する構造は従来より幾つか提案されているが、いまだ
結晶品質の点でバルク結晶に劣るのが現状である。
その原因は、ｍ−ｖ族生導体の熱膨張係数と格子定数が
シリコンと異なるためである。特に熱膨張係数差にもと
づく熱応力は１０’ｄｙｎ／ａｍ”以上となり欠陥やク
ラックを引起こす主要因となっている。即ち、成長温度
ＴｇでＳｉ基板上に例えばｍ−ｖ族化合物半導体単結晶
としてＧａＡｓ層を成長させた後、冷却を開始するとＳ
ｉ基板の熱膨張係数α３．とＧａＡｓ０熱膨張係数αＧ
ａＡ１との差に基づく応力σ１が発生する。ここで応力
σアは次式（１）で表わされる。即ち、 σ１ ＝ （αＧａＡｓ−α５＝）−（Ｔ ｇ −Ｔ）
−ＥＧ、ＡＳ／ （１＋ν）・・・（１） ここでσ１はＧａＡｓＪｉに発生する応力、αＧＩＡい
α３．はそれぞれＣａ Ａ Ｓ ％ Ｓ ｉの熱膨張係
数、Ｔｇは成長温度、Ｔは冷却後の常温、ＥＧｍ□はＧ
ａＡＳの弾性定数、νはＧａＡｓとＳｉの膜厚の比と弾
性定数の比との積で決まる定数である。この応力はＳｉ
とＧａＡｓが密着している限りは不可避で、Ｓｉ基板よ
り薄いＧａＡｓ層にクラックや欠陥を導入させて緩和す
る。
シリコンと異なるためである。特に熱膨張係数差にもと
づく熱応力は１０’ｄｙｎ／ａｍ”以上となり欠陥やク
ラックを引起こす主要因となっている。即ち、成長温度
ＴｇでＳｉ基板上に例えばｍ−ｖ族化合物半導体単結晶
としてＧａＡｓ層を成長させた後、冷却を開始するとＳ
ｉ基板の熱膨張係数α３．とＧａＡｓ０熱膨張係数αＧ
ａＡ１との差に基づく応力σ１が発生する。ここで応力
σアは次式（１）で表わされる。即ち、 σ１ ＝ （αＧａＡｓ−α５＝）−（Ｔ ｇ −Ｔ）
−ＥＧ、ＡＳ／ （１＋ν）・・・（１） ここでσ１はＧａＡｓＪｉに発生する応力、αＧＩＡい
α３．はそれぞれＣａ Ａ Ｓ ％ Ｓ ｉの熱膨張係
数、Ｔｇは成長温度、Ｔは冷却後の常温、ＥＧｍ□はＧ
ａＡＳの弾性定数、νはＧａＡｓとＳｉの膜厚の比と弾
性定数の比との積で決まる定数である。この応力はＳｉ
とＧａＡｓが密着している限りは不可避で、Ｓｉ基板よ
り薄いＧａＡｓ層にクラックや欠陥を導入させて緩和す
る。
従来より、この問題を解決するため、ｍ−ｖ族化合物半
導体層と基板との間に熱膨張係数差を緩和する層を入れ
る方法が提案されている。
導体層と基板との間に熱膨張係数差を緩和する層を入れ
る方法が提案されている。
例えば、ｍ−ｖ族化合物半導体と３１やガラスなどの基
板との間に低融点物質層を介在させる方法がある。本発
明の出願人と同一出願人による特開昭６２−２６６９号
公報、発明の名称「太陽電池およびその作製方法」によ
ると、太陽電池層とＳ ｌ ％ガラスや金属等の基板と
の間にＳ ｎ ＳＧ ａ 。
板との間に低融点物質層を介在させる方法がある。本発
明の出願人と同一出願人による特開昭６２−２６６９号
公報、発明の名称「太陽電池およびその作製方法」によ
ると、太陽電池層とＳ ｌ ％ガラスや金属等の基板と
の間にＳ ｎ ＳＧ ａ 。
Ｉｎ等を介在させる方法、あるいは太陽電池の代りにＧ
ｅ単結晶を使い、その上にｍ−ｖ結晶を成長させる方法
が示されている。しかし、この方法では、太陽電池層を
作製してから基板に貼りつけるため、その面積はＩＩＩ
−Ｖ族基板の大きさ（直径４インチ以下）に限定されて
しまう。またＧｅ層を貼りつける方法では、ＧｅがＳｔ
と比較して大面積の結晶が通常得られないため、上記の
問題点と同様な問題点がある。
ｅ単結晶を使い、その上にｍ−ｖ結晶を成長させる方法
が示されている。しかし、この方法では、太陽電池層を
作製してから基板に貼りつけるため、その面積はＩＩＩ
−Ｖ族基板の大きさ（直径４インチ以下）に限定されて
しまう。またＧｅ層を貼りつける方法では、ＧｅがＳｔ
と比較して大面積の結晶が通常得られないため、上記の
問題点と同様な問題点がある。
また他の方法として種類が異なる複数の半導体基材を積
層して一体化する方法がある。特開昭６１−１８２２１
５号公報、発明の名称「半導体基板の製造方法」による
と、Ｓｉ基板上にＩｎＰ、そのうえにＧａＡｓを隣り合
わせにし、鏡面同士を密着し熱処理して一体化する方法
が示されている。
層して一体化する方法がある。特開昭６１−１８２２１
５号公報、発明の名称「半導体基板の製造方法」による
と、Ｓｉ基板上にＩｎＰ、そのうえにＧａＡｓを隣り合
わせにし、鏡面同士を密着し熱処理して一体化する方法
が示されている。
この方法では、隣り合う材料の熱膨張係数差が２Ｘ１０
−’℃−１になり、かつ接着温度が高々２００℃である
ため、熱歪が大幅に緩和されている。
−’℃−１になり、かつ接着温度が高々２００℃である
ため、熱歪が大幅に緩和されている。
しかし、その大きさはｍ−ｖ族生導体の大きさに限定さ
れる上、ＧａＡｓより高価なＩｎＰを中間に使うため経
済性の点で問題力ぐあった。
れる上、ＧａＡｓより高価なＩｎＰを中間に使うため経
済性の点で問題力ぐあった。
また、特開昭６１−２１９１８２号公報、発明の名称「
化合物半導体装置の製造方法」にはシリコン基板に高濃
度不純物層を作製し、そのうえにＳｉをうすく形威し、
さらにｍ−ｖ族生導体結晶を成長させた後、前記Ｓｉ基
板を化学的にエツチングして高濃度不純物層でエツチン
グをとめる方法により大面積、軽量な化合物半導体を得
る方法が示されている。しかしこの方法では、シリコン
基板が厚い状態で化合物半導体を成長することから、熱
歪低域の効果はなく、化合物半導体の品質を向上させる
働きはないという明らかな欠点が存在する。
化合物半導体装置の製造方法」にはシリコン基板に高濃
度不純物層を作製し、そのうえにＳｉをうすく形威し、
さらにｍ−ｖ族生導体結晶を成長させた後、前記Ｓｉ基
板を化学的にエツチングして高濃度不純物層でエツチン
グをとめる方法により大面積、軽量な化合物半導体を得
る方法が示されている。しかしこの方法では、シリコン
基板が厚い状態で化合物半導体を成長することから、熱
歪低域の効果はなく、化合物半導体の品質を向上させる
働きはないという明らかな欠点が存在する。
さらに、ｍ−ｖ族生導体の熱膨張係数に近い基板として
アルミナ単結晶を使う方法が、Ａ、Ｃ。
アルミナ単結晶を使う方法が、Ａ、Ｃ。
Ｔｈｏｒｓｅｎらによる”Ｈｅｔｅｒｏｅｐｔｔａｘｉ
ａｌ ＧａＡｓ ｏｎ Ａｊ！ｕｍｉｎｕｍ○ｘ
ｉｄｅ：Ｅｌｅｃｔｒｔｃａｆｆ Ｐｒｏｐｅｒｔｉ
ｅｓ ｏｆ Ｕｎｄｏｐｅｄ Ｆｉｌｍｓと題す
る論文、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ、ＶｏＪ４２．Ｎｏ。
ａｌ ＧａＡｓ ｏｎ Ａｊ！ｕｍｉｎｕｍ○ｘ
ｉｄｅ：Ｅｌｅｃｔｒｔｃａｆｆ Ｐｒｏｐｅｒｔｉ
ｅｓ ｏｆ Ｕｎｄｏｐｅｄ Ｆｉｌｍｓと題す
る論文、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ、ＶｏＪ４２．Ｎｏ。
６ （１９７１）ｐ２５１９および特開昭６２−２３２
１２０号公報に開示されている。熱膨張係数の点から見
れば、アルミナ単結晶は４．６Ｘ１０”ｃ −１一方の
、ｍ−ｖ族結晶は４〜６×１ｏ−６℃であるので条件を
満たしているが、酸化物の上には元々ｍ−ｖ族結晶は成
長しに＜＜、良質の結晶薄膜は得られていない。
１２０号公報に開示されている。熱膨張係数の点から見
れば、アルミナ単結晶は４．６Ｘ１０”ｃ −１一方の
、ｍ−ｖ族結晶は４〜６×１ｏ−６℃であるので条件を
満たしているが、酸化物の上には元々ｍ−ｖ族結晶は成
長しに＜＜、良質の結晶薄膜は得られていない。
本発明の目的はボリイ≧ド材料からなる基板上にＳｆ［
を形成し、該ｓｉＮ上にクラックや欠陥の無い品質なｍ
−ｖ族化合物半導体結晶層を成長させた半導体基板およ
びその製造方法を提供することにある。
を形成し、該ｓｉＮ上にクラックや欠陥の無い品質なｍ
−ｖ族化合物半導体結晶層を成長させた半導体基板およ
びその製造方法を提供することにある。
〔課題を解決するための手段）
従来の技術が厚いＳｉ基板に■〜Ｖ族化合物半導体結晶
層を成長させた構造であるのに対し、本発明は、成長さ
せる所望のｍ−ｖ族化合物半導体結晶層とほぼ同程度の
熱膨張係数を持つポリイミド材料からなる基板上に薄い
Ｓｉ層、該Ｓｉ層上に所望の■〜■族化合物半導体結晶
層を積層させた構造に特徴を有する半導体基板の構成で
ある。
層を成長させた構造であるのに対し、本発明は、成長さ
せる所望のｍ−ｖ族化合物半導体結晶層とほぼ同程度の
熱膨張係数を持つポリイミド材料からなる基板上に薄い
Ｓｉ層、該Ｓｉ層上に所望の■〜■族化合物半導体結晶
層を積層させた構造に特徴を有する半導体基板の構成で
ある。
さらに具体的には前記構成からなる半導体基板を製造す
る製造方法として、所定の厚さのＳｉ基板を提供し、前
記Ｓｉ基板に対して、前記Ｓｉ基板の第１の面上にボリ
イ旦ド層を所定の厚さに堆積する第１の工程と、前記Ｓ
ｉ基板の第１の面と反対側の第２の面より前記Ｓｉ基板
基板をエツチングにより削り取り所望の厚さを有するＳ
ｉ層を形成する第２の工程と、前記５ｔＪｉ上に所望の
■−Ｖ族化合物半導体結晶層を堆積する第３の工程より
なる工程の結合によって形成される半導体基板の製造方
法が提供されているわけである。
る製造方法として、所定の厚さのＳｉ基板を提供し、前
記Ｓｉ基板に対して、前記Ｓｉ基板の第１の面上にボリ
イ旦ド層を所定の厚さに堆積する第１の工程と、前記Ｓ
ｉ基板の第１の面と反対側の第２の面より前記Ｓｉ基板
基板をエツチングにより削り取り所望の厚さを有するＳ
ｉ層を形成する第２の工程と、前記５ｔＪｉ上に所望の
■−Ｖ族化合物半導体結晶層を堆積する第３の工程より
なる工程の結合によって形成される半導体基板の製造方
法が提供されているわけである。
本発明の構成要件は、
（Ａ＞基板を上部のｍ−ｖ族化合物半導体結晶層と同程
度の熱膨張係数とするべく基板材料としてポリイ旦ドを
使用すること、 （Ｂ）Ｓｉ層の厚さは、上部のｍ−ｖ族化合物半導体結
晶層の厚さの１／ｍ或いはｎ（μｍ）であること、 の２点である。ここでｍ、ｎの数値は以下の理由から決
定する。即ち、成長装置内で基板、Ｓｉ層及びｍ−ｖ族
化合物半導体結晶層からなる所望の半導体基板を作製し
く成長温度６００°Ｃ）室温まで降温した場合、上部の
ｍ−ｖ族化合物半導体結晶層に発生する熱応力を考える
と、例えばＧａＡ３層を例として降温によりＧａＡｓ中
に発生する熱応力σＧｍＡｇは、 Ａｓ１ＥｓｉＥｅｔＡｓ （σ、８−σ。□） （Ｔｇ ＥＧ＊Ａ＊（σ０−αＧｍＡｇ） ΔＴとなる。ここ
でＡ ｓｉ＋ ＡＣａＡｓはＳｉ及びＧａＡｓ層の厚
さ、α５．、αｃｍＡｓはＳｔ及びＧａＡｓの熱膨張係
数、Ｅ Ｓｉｒ ＥＧＡＡＳはＳｔ及びＧａＡｓの弾性
定数、Δ丁は成長温度Ｔｇと常温Ｔとの温度差である。
度の熱膨張係数とするべく基板材料としてポリイ旦ドを
使用すること、 （Ｂ）Ｓｉ層の厚さは、上部のｍ−ｖ族化合物半導体結
晶層の厚さの１／ｍ或いはｎ（μｍ）であること、 の２点である。ここでｍ、ｎの数値は以下の理由から決
定する。即ち、成長装置内で基板、Ｓｉ層及びｍ−ｖ族
化合物半導体結晶層からなる所望の半導体基板を作製し
く成長温度６００°Ｃ）室温まで降温した場合、上部の
ｍ−ｖ族化合物半導体結晶層に発生する熱応力を考える
と、例えばＧａＡ３層を例として降温によりＧａＡｓ中
に発生する熱応力σＧｍＡｇは、 Ａｓ１ＥｓｉＥｅｔＡｓ （σ、８−σ。□） （Ｔｇ ＥＧ＊Ａ＊（σ０−αＧｍＡｇ） ΔＴとなる。ここ
でＡ ｓｉ＋ ＡＣａＡｓはＳｉ及びＧａＡｓ層の厚
さ、α５．、αｃｍＡｓはＳｔ及びＧａＡｓの熱膨張係
数、Ｅ Ｓｉｒ ＥＧＡＡＳはＳｔ及びＧａＡｓの弾性
定数、Δ丁は成長温度Ｔｇと常温Ｔとの温度差である。
Ａｃ５ａｓ””５μｍとし、σａａａｓ＝ ５ ×１０
８ｄ ｙｎ／ｃｍ”の応力では、ＧａＡｓ中に欠陥が発
生しないとすれば、Ａ、ｉ＝０．８μｍの厚さであれば
よいことにある。この計算では、Ｇ ａ Ａ ｓ ／
ｓｉが基板に接着されているため反りはないと仮定して
いる。実際上は５Ｘ１０” ｄｙｎ／ｃｍ２の応力であ
れば欠陥発生をどの程度抑えられるかは明確でないが、
通常のＧ ａ Ａ ｓ ／ Ｓ Ｉでは１〜２Ｘ １０
９ ｄｙ ｎ／ａｍ”の応力が測定されている。
８ｄ ｙｎ／ｃｍ”の応力では、ＧａＡｓ中に欠陥が発
生しないとすれば、Ａ、ｉ＝０．８μｍの厚さであれば
よいことにある。この計算では、Ｇ ａ Ａ ｓ ／
ｓｉが基板に接着されているため反りはないと仮定して
いる。実際上は５Ｘ１０” ｄｙｎ／ｃｍ２の応力であ
れば欠陥発生をどの程度抑えられるかは明確でないが、
通常のＧ ａ Ａ ｓ ／ Ｓ Ｉでは１〜２Ｘ １０
９ ｄｙ ｎ／ａｍ”の応力が測定されている。
また室温付近では、応力が加わったとしても欠陥発生に
至らない。以上の理由で、Ａ１、の数値とし２μｍ以下
と設定することが望ましいわけである。
至らない。以上の理由で、Ａ１、の数値とし２μｍ以下
と設定することが望ましいわけである。
ＩｎＰの場合は、同様の計算をすると、３．７μｍとな
る。この違いはＩｎＰＯ熱膨張係数がＧａＡｓと比べＳ
ｉと近いためである。そのためＧａＡｓ （ＧａＰの
場合も同様である）の場合のＡ３、の数値よりもＳｉＮ
の厚さは厚くても良いことになる。
る。この違いはＩｎＰＯ熱膨張係数がＧａＡｓと比べＳ
ｉと近いためである。そのためＧａＡｓ （ＧａＰの
場合も同様である）の場合のＡ３、の数値よりもＳｉＮ
の厚さは厚くても良いことになる。
ＧａＡｓなどｍ−ｖ結晶が上記（５μｍ）より厚くなる
と（２）式に従ってＳｉの厚さも厚くても良いことにな
るが実際上は、Ｓｉ中にクラックが発生するため好まし
くない。従って、Ｓｔ層の厚さＡ ｓ６として上部の積
層されるｍ−ｖ族化合物半導体結晶層の厚さの１１５以
下の厚さか、或いは２μｍ以下と設定することが望まし
いことになる。
と（２）式に従ってＳｉの厚さも厚くても良いことにな
るが実際上は、Ｓｉ中にクラックが発生するため好まし
くない。従って、Ｓｔ層の厚さＡ ｓ６として上部の積
層されるｍ−ｖ族化合物半導体結晶層の厚さの１１５以
下の厚さか、或いは２μｍ以下と設定することが望まし
いことになる。
同様に、特にＩｎＰの場合には、これらの数値は１／２
以下の厚さかあるいは３μｍ以下の厚さと設定すること
が望ましいことになる。
以下の厚さかあるいは３μｍ以下の厚さと設定すること
が望ましいことになる。
上記の本発明の構成要件（Ａ）、 （Ｂ）もしくはこ
れらの組み合わせによって所望の半導体基板を構成する
ことができ、熱応力の緩和された高品質のｍ−ｖ族化合
物半導体結晶層を得ることができるわけである。
れらの組み合わせによって所望の半導体基板を構成する
ことができ、熱応力の緩和された高品質のｍ−ｖ族化合
物半導体結晶層を得ることができるわけである。
さらに本発明においては上記の半導体基板を製造するた
めの具体的な製造方法を提供しており、Ｓｉ基板よりス
タートして、ポリイミド層を堆積後、反対側の面よりＳ
ｉ層をエツチングして、上記の寸法を有する厚さにまで
削り取り、最後に所望のＩＩＩ−Ｖ族化合物半導体結晶
層を形成するという半導体基板の製造方法を行なってい
る。
めの具体的な製造方法を提供しており、Ｓｉ基板よりス
タートして、ポリイミド層を堆積後、反対側の面よりＳ
ｉ層をエツチングして、上記の寸法を有する厚さにまで
削り取り、最後に所望のＩＩＩ−Ｖ族化合物半導体結晶
層を形成するという半導体基板の製造方法を行なってい
る。
〔実施例〕
第１図は本発明による実施例としての半導体基板の模式
的断面構造図である。ｌはポリイミド材料からなる基板
、２は（１００）面の面方位を有するＳｉ基板を薄層化
した３４層であり、３が所望のｎｆ−Ｖ族化合物半導体
結晶層である。
的断面構造図である。ｌはポリイミド材料からなる基板
、２は（１００）面の面方位を有するＳｉ基板を薄層化
した３４層であり、３が所望のｎｆ−Ｖ族化合物半導体
結晶層である。
第２図は本発明による実施例としての前記半導体基板の
製造方法を説明するための工程別の断面構造図である。
製造方法を説明するための工程別の断面構造図である。
即ち、第２図（ａｌ及び（ｂ）は第１の工程、第２図（
Ｃ）は第２の工程、第２図＋ｄ）は第３の工程に対応し
ている。第２図（ａ）におけるＳｉ基板２０は初期基板
材料であって、これを工程を経てエツチングにより削り
取り、薄層化した層が３１層２に対応している。ポリイ
ミド層１は初期基板材料ではなく、Ｓｉ基板２０上に積
層された層であって、第２図ｆｄ）に図示される如く、
最終的には基板材料としての動作を行なっている。
Ｃ）は第２の工程、第２図＋ｄ）は第３の工程に対応し
ている。第２図（ａ）におけるＳｉ基板２０は初期基板
材料であって、これを工程を経てエツチングにより削り
取り、薄層化した層が３１層２に対応している。ポリイ
ミド層１は初期基板材料ではなく、Ｓｉ基板２０上に積
層された層であって、第２図ｆｄ）に図示される如く、
最終的には基板材料としての動作を行なっている。
以下、第１図及び第２図（ａ）乃至（ｄ）を参照して、
本発明の実施例を詳細に説明する。
本発明の実施例を詳細に説明する。
Ｓｉ層層上上ここではｍ−ｖ族化合物半導体結晶層３と
してＧａＡＳを成長させた構造例について説明する。（
１００）面の面方位を有するＳｉ基板２０の第１の面上
に熱膨張係数が５．３ＸｌＯ−６℃−１、厚さ３００μ
ｍのポリイミド層１を形成する。次にＳｉ基板２０を、
エツチング等の手段により、ポリイミド層を形威した面
と反対側の第２の面より削り取り、厚さ１μｍに薄層化
し、Ｓｉ層２を形成する。つぎにこの第２図（Ｃ）に図
示された３ｉポリイミド積層基亭反２１をＭＯＣＶＤ装
置内にセットし、水素プラズマでＳｉ表面を６００℃以
下でクリーニングした後、いわゆる二段階成長法（約４
００℃の低温成長と約６００℃の高温成長からなる）に
よりＧａＡｓ膜３を約５μｍ成長した。第１図及び第２
図はこの様にして作製した半導体基板及びその製造方法
を説明するための模式的断面構造図を図示するものであ
る。
してＧａＡＳを成長させた構造例について説明する。（
１００）面の面方位を有するＳｉ基板２０の第１の面上
に熱膨張係数が５．３ＸｌＯ−６℃−１、厚さ３００μ
ｍのポリイミド層１を形成する。次にＳｉ基板２０を、
エツチング等の手段により、ポリイミド層を形威した面
と反対側の第２の面より削り取り、厚さ１μｍに薄層化
し、Ｓｉ層２を形成する。つぎにこの第２図（Ｃ）に図
示された３ｉポリイミド積層基亭反２１をＭＯＣＶＤ装
置内にセットし、水素プラズマでＳｉ表面を６００℃以
下でクリーニングした後、いわゆる二段階成長法（約４
００℃の低温成長と約６００℃の高温成長からなる）に
よりＧａＡｓ膜３を約５μｍ成長した。第１図及び第２
図はこの様にして作製した半導体基板及びその製造方法
を説明するための模式的断面構造図を図示するものであ
る。
この様にして得られたＧａＡｓ膜３中の応力は、ホトル
ミネッセンスのピーク波長のシフト量から２ Ｘ １０
’ ｄ ｙ ｎ７ｃｍ２の引張り応力と見積もられ、従
来のＧａＡｓ／Ｓｉ（引張り応力約２×１０’ ｄ ｙ
ｎ７ｃｍ” ）に比べて減少していることがわかる。
ミネッセンスのピーク波長のシフト量から２ Ｘ １０
’ ｄ ｙ ｎ７ｃｍ２の引張り応力と見積もられ、従
来のＧａＡｓ／Ｓｉ（引張り応力約２×１０’ ｄ ｙ
ｎ７ｃｍ” ）に比べて減少していることがわかる。
従来のＱ ａ Ａ ｓ ／ Ｓ ｉにおいては、ＧａＡ
ｓとＳｉＯｉ膨張係数差から生じる応力は、成長温度と
室温との温度差から起因するものである。それに対して
、本実施例の場合は、ボリイくド層ｌの熱膨張係数をＧ
ａＡｓにあわせ、さらに熱膨張係数の小さい３１層２は
１μｍと薄く形威しであるため、熱応力によるＧａＡｓ
層の結晶品質の劣化が抑えられている。溶融ＫＯＨによ
る工ッチングからは、エッチ・ビット密度（ＥＰＤ）は
約ｌ Ｘ Ｉ Ｑ’ ｃｍ−”と見積もられ、これまで
得られているＳｉ基板上のＧａＡｓ膜に比べ格段の膜質
の向上が見られた。つぎにエツチングして残すＳｉ層２
の厚さを３μｍとして同様にＧａＡｓ／’Ｓｉ構造を作
製した。この場合の引張り応力は、９×ｌ０８ｄｙｎ／
Ｃｍ２、エッチピット密度はｌＸ１０”ｃｍ−”と、あ
まり改善効果は無かった。
ｓとＳｉＯｉ膨張係数差から生じる応力は、成長温度と
室温との温度差から起因するものである。それに対して
、本実施例の場合は、ボリイくド層ｌの熱膨張係数をＧ
ａＡｓにあわせ、さらに熱膨張係数の小さい３１層２は
１μｍと薄く形威しであるため、熱応力によるＧａＡｓ
層の結晶品質の劣化が抑えられている。溶融ＫＯＨによ
る工ッチングからは、エッチ・ビット密度（ＥＰＤ）は
約ｌ Ｘ Ｉ Ｑ’ ｃｍ−”と見積もられ、これまで
得られているＳｉ基板上のＧａＡｓ膜に比べ格段の膜質
の向上が見られた。つぎにエツチングして残すＳｉ層２
の厚さを３μｍとして同様にＧａＡｓ／’Ｓｉ構造を作
製した。この場合の引張り応力は、９×ｌ０８ｄｙｎ／
Ｃｍ２、エッチピット密度はｌＸ１０”ｃｍ−”と、あ
まり改善効果は無かった。
これは、Ｓｉ層の厚さが厚いためＧａＡｓ側に前者より
応力が集中したためである。またポリイミドＮ１の熱膨
張係数がＧａＡｓ０熱膨張係数の３０％以内であればＧ
ａＡｓに残る応力は６×１０・ｄｙｎ／Ｃｍｔ以内にな
り改善効果があった。
応力が集中したためである。またポリイミドＮ１の熱膨
張係数がＧａＡｓ０熱膨張係数の３０％以内であればＧ
ａＡｓに残る応力は６×１０・ｄｙｎ／Ｃｍｔ以内にな
り改善効果があった。
本実施例ではＧａＡｓの場合について説明したがポリイ
ミドの熱膨張係数を適宜に選択することによってＩｎＰ
、、ＧａＰ、ＩｎＡｓ、ＩｎＳｂなどの他のＩ−Ｖ族化
合物半導体結晶層を形成する場合にも同様の形成方法を
用いることができ、得られた半導体基板の品質特性も同
様に優れた値が得られている。
ミドの熱膨張係数を適宜に選択することによってＩｎＰ
、、ＧａＰ、ＩｎＡｓ、ＩｎＳｂなどの他のＩ−Ｖ族化
合物半導体結晶層を形成する場合にも同様の形成方法を
用いることができ、得られた半導体基板の品質特性も同
様に優れた値が得られている。
本発明の実施態様を以下に述べる。
即ち、本発明は、Ｓｉ上に戊辰するｍ−ｖ族化合物半導
体結晶層において、前記Ｉ［１−Ｖ族化合物半導体結晶
層とほぼ同程度の熱膨張係数を有する請求項１記載の半
導体基板上にＳｉ層、該３ ｉ Ｎ上に所望のｍ−ｖ族
化合物半導体結晶層を積層した構造を有することを特徴
とする半導体基板であって、或いは、また前記Ｓｉ層の
厚さが、積層される前記ｍ−ｖ族化合物半導体結晶層の
膜層の１１５以下の厚さかあるいは２μｍ以下の厚さで
あることを特徴とする半導体基板であってもよく、また
、前記請求項１記載の半導体基板と所望の前記ｍ−ｖ族
化合物半導体結晶層との熱膨張係数差が３０％以内であ
ることを特徴とする半導体基板に関するものであり、さ
らにまた所定の面方位を有するＳｉ基板に対して、前記
Ｓｉ基板の第１の面上に所定の熱膨張係数を有するポリ
イミド層を積層する第１の工程と、前記Ｓｉ基板の第工
の面とは反対側の第２の面より前記Ｓｉ基板をエツチン
グにより削り取り所定の厚さに薄層化しＳｉ層を残すこ
とでＳｉポリイミド積層基板を形成する第２の工程と、
前記薄層化されたＳｉ層上に所望のｍ−ｖ族化合物半導
体結晶層を形成する第３の工程との工程の結合により形
成されることを特徴とする半導体基板の製造方法に関す
るものである。
体結晶層において、前記Ｉ［１−Ｖ族化合物半導体結晶
層とほぼ同程度の熱膨張係数を有する請求項１記載の半
導体基板上にＳｉ層、該３ ｉ Ｎ上に所望のｍ−ｖ族
化合物半導体結晶層を積層した構造を有することを特徴
とする半導体基板であって、或いは、また前記Ｓｉ層の
厚さが、積層される前記ｍ−ｖ族化合物半導体結晶層の
膜層の１１５以下の厚さかあるいは２μｍ以下の厚さで
あることを特徴とする半導体基板であってもよく、また
、前記請求項１記載の半導体基板と所望の前記ｍ−ｖ族
化合物半導体結晶層との熱膨張係数差が３０％以内であ
ることを特徴とする半導体基板に関するものであり、さ
らにまた所定の面方位を有するＳｉ基板に対して、前記
Ｓｉ基板の第１の面上に所定の熱膨張係数を有するポリ
イミド層を積層する第１の工程と、前記Ｓｉ基板の第工
の面とは反対側の第２の面より前記Ｓｉ基板をエツチン
グにより削り取り所定の厚さに薄層化しＳｉ層を残すこ
とでＳｉポリイミド積層基板を形成する第２の工程と、
前記薄層化されたＳｉ層上に所望のｍ−ｖ族化合物半導
体結晶層を形成する第３の工程との工程の結合により形
成されることを特徴とする半導体基板の製造方法に関す
るものである。
以上説明したように、本発明の構成をもつ半導体基板を
用いれば、熱膨張係数差に起因する応力を薄いＳｉ層に
吸収されるため、この３ｉ層と例えばｍ−ｖ族化合物半
導体結晶層としてのＧａＡｓ膜との熱膨張係数の差によ
って発生する内部応力が低減化され、転位密度が少ない
高品質のＧａＡｓ膜が得られる利点がある。
用いれば、熱膨張係数差に起因する応力を薄いＳｉ層に
吸収されるため、この３ｉ層と例えばｍ−ｖ族化合物半
導体結晶層としてのＧａＡｓ膜との熱膨張係数の差によ
って発生する内部応力が低減化され、転位密度が少ない
高品質のＧａＡｓ膜が得られる利点がある。
第１図は本発明による実施例としての半導体基板の模式
的断面構造図であり、 第２図（ａｌ乃至（ｄ）は本発明による実施例としての
半導体基板の製造方法を説明するための模擬的断面構造
図である。
的断面構造図であり、 第２図（ａｌ乃至（ｄ）は本発明による実施例としての
半導体基板の製造方法を説明するための模擬的断面構造
図である。
Claims (4)
- （１）Ｓｉ上に成長するIII−Ｖ族化合物半導体結晶層
において、前記III−Ｖ族化合物半導体結晶層とほぼ同
程度の熱膨張係数を有するポリイミド層からなる基板上
にＳｉ層、該Ｓｉ層上に所望のIII−Ｖ族化合物半導体
結晶層を積層した構造を有することを特徴とする半導体
基板。 - （２）前記Ｓｉ層の厚さが、積層される前記III−Ｖ族
化合物半導体結晶層の膜層の１／５以下の厚さかあるい
は２μｍ以下の厚さであることを特徴とする前記請求項
１記載の半導体基板。 - （３）前記ポリイミド層からなる基板と所望の前記III
−Ｖ族化合物半導体結晶層との熱膨張係数差が３０％以
内であることを特徴とする前記請求項１もしくは前記請
求項２の内、いずれか１項記載の半導体基板。 - （４）所定の面方位を有するＳｉ基板に対して、前記Ｓ
ｉ基板の第１の面上に所定の熱膨張係数を有するポリイ
ミド層を積層する第１の工程と、前記Ｓｉ基板の第１の
面とは反対側の第２の面より前記Ｓｉ基板をエッチング
により削り取り所定の厚さに薄層化しＳｉ層を残すこと
でＳｉポリイミド積層基板を形成する第２の工程と、前
記薄層化されたＳｉ層上に所望のIII−Ｖ族化合物半導
体結晶層を形成する第３の工程との結合により形成され
ることを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642189A JP2791900B2 (ja) | 1989-07-07 | 1989-07-07 | 半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642189A JP2791900B2 (ja) | 1989-07-07 | 1989-07-07 | 半導体基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0341721A true JPH0341721A (ja) | 1991-02-22 |
| JP2791900B2 JP2791900B2 (ja) | 1998-08-27 |
Family
ID=16013406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17642189A Expired - Fee Related JP2791900B2 (ja) | 1989-07-07 | 1989-07-07 | 半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2791900B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006306627A (ja) * | 2006-08-18 | 2006-11-09 | Yms:Kk | 粉体の空気輸送方法 |
-
1989
- 1989-07-07 JP JP17642189A patent/JP2791900B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006306627A (ja) * | 2006-08-18 | 2006-11-09 | Yms:Kk | 粉体の空気輸送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2791900B2 (ja) | 1998-08-27 |
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|---|---|---|---|
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