JPH0341761A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0341761A JPH0341761A JP17555589A JP17555589A JPH0341761A JP H0341761 A JPH0341761 A JP H0341761A JP 17555589 A JP17555589 A JP 17555589A JP 17555589 A JP17555589 A JP 17555589A JP H0341761 A JPH0341761 A JP H0341761A
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- JP
- Japan
- Prior art keywords
- resistor
- component
- resistance
- sum
- ladder
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路に係り、特に抵抗ラダーにお
ける抵抗値変動の低減に関する。
ける抵抗値変動の低減に関する。
（従来の技術）
従来、半導体集積回路における抵抗ラダーとしては、拡
散層パターンあるいはポリシリコンパターン等が用いら
れている。例えば、第３図および第４図（第４図は第３
図の要部拡大図）に−例を示すように、Ａ／Ｄ変換器等
に用いられる基準電圧レベル発生用抵抗ラダーは、矩形
の単位抵抗体２が一列に接続部３を介して直列接続され
て構成されている。そしてこのような抵抗ラダーは、分
解能を高める必要があり、単位抵抗体の数が多く、１つ
の抵抗体サイズも精度を高める必要があり、大きく設計
されていることが多い。従って、半導体チップ１上の広
範囲におよぶ領域にわたって形成されており、端から端
まで単位抵抗体２を直列に並べる場合が多い。
散層パターンあるいはポリシリコンパターン等が用いら
れている。例えば、第３図および第４図（第４図は第３
図の要部拡大図）に−例を示すように、Ａ／Ｄ変換器等
に用いられる基準電圧レベル発生用抵抗ラダーは、矩形
の単位抵抗体２が一列に接続部３を介して直列接続され
て構成されている。そしてこのような抵抗ラダーは、分
解能を高める必要があり、単位抵抗体の数が多く、１つ
の抵抗体サイズも精度を高める必要があり、大きく設計
されていることが多い。従って、半導体チップ１上の広
範囲におよぶ領域にわたって形成されており、端から端
まで単位抵抗体２を直列に並べる場合が多い。
この精度は、通常±１／２ＬＳＢ以下である必要があり
、８ビツトＡ／Ｄ変換器では、アナログ人力信号の振幅
を２ｖとすると、抵抗ラダーの分圧精度は±４＋ｎＶで
あることが必要となる。このため、抵抗値変化による電
圧変動を極力抑制する必要がある。
、８ビツトＡ／Ｄ変換器では、アナログ人力信号の振幅
を２ｖとすると、抵抗ラダーの分圧精度は±４＋ｎＶで
あることが必要となる。このため、抵抗値変化による電
圧変動を極力抑制する必要がある。
ところで、このような抵抗ラダーの抵抗値の変化の大き
な要因として半導体チップの組み立て工程時の熱履歴に
より生じたチップ内残留応力の影響がある。
な要因として半導体チップの組み立て工程時の熱履歴に
より生じたチップ内残留応力の影響がある。
これは、第５図に示すように、半導体集積回路の実装に
は通常リードフレーム４が用いられ、半導体チップ１は
熱膨張係数の異なるリードフレーム４の上に接着剤５を
介して接続され、ワイヤ（図示せず）によってリードフ
レームと半導体チップとの間の接続を行い、外側を樹脂
によって封止されているため、組み立て工程で接着剤の
固−相温度から゛層温への温度落差等が加わって、チッ
プ内に残留応力が生じるためと考えられる。一般に、半
導体チップ１よりリードフレーム４の方が熱膨張係数が
高いため、チップの表面に引っ張り応力が加わり、チッ
プ上の両端と内側とでは応力分布も異なるものとなる。
は通常リードフレーム４が用いられ、半導体チップ１は
熱膨張係数の異なるリードフレーム４の上に接着剤５を
介して接続され、ワイヤ（図示せず）によってリードフ
レームと半導体チップとの間の接続を行い、外側を樹脂
によって封止されているため、組み立て工程で接着剤の
固−相温度から゛層温への温度落差等が加わって、チッ
プ内に残留応力が生じるためと考えられる。一般に、半
導体チップ１よりリードフレーム４の方が熱膨張係数が
高いため、チップの表面に引っ張り応力が加わり、チッ
プ上の両端と内側とでは応力分布も異なるものとなる。
従って、抵抗ラダーが、半導体チップ上に広範囲にわた
って形成されていると、チップ内での抵抗体位置の違い
で残留応力によるピエゾ抵抗効果の影響が異なり、各抵
抗体の抵抗値が変化して電圧変動を起こすことになる。
って形成されていると、チップ内での抵抗体位置の違い
で残留応力によるピエゾ抵抗効果の影響が異なり、各抵
抗体の抵抗値が変化して電圧変動を起こすことになる。
仮に、単位抵抗体がｐ型拡散層で形成されているとする
。そして、この単位抵抗体にＸ、Ｙ方向の応力が加わる
とすると、抵抗値変化量ΔＲは次のようになる。
。そして、この単位抵抗体にＸ、Ｙ方向の応力が加わる
とすると、抵抗値変化量ΔＲは次のようになる。
ΔＲ−（π１σ１＋π、σ、）・・・・−・（１）π、
・・・Ｘ方向のピエゾ抵抗係数。
・・・Ｘ方向のピエゾ抵抗係数。
σ１・・・Ｘ方向応力
π、・・・ｙ方向のピエゾ抵抗係数
σ、・・・ｙ方向応力
Ｒ・・・抵抗体の抵抗値
ここで、半導体チップの面方位を（１００）とすると、
Ｘ方向（１１０）面、ｙ方向（１１０）面となり、π、
−１／２π、π、−−１／２πとなる。
Ｘ方向（１１０）面、ｙ方向（１１０）面となり、π、
−１／２π、π、−−１／２πとなる。
従って、応力の均等にかかるチップ中央部では、σ８−
σ、であり、（１）式より、ΔＲ−０となり、残留応力
による抵抗値変化はないが、チップ周辺部になると、σ
、〉σ、またはσ１くσ、となって、ΔＲが発生し、残
留応力による抵抗値変化が生じる。
σ、であり、（１）式より、ΔＲ−０となり、残留応力
による抵抗値変化はないが、チップ周辺部になると、σ
、〉σ、またはσ１くσ、となって、ΔＲが発生し、残
留応力による抵抗値変化が生じる。
このように、抵抗ラダーの配設位置によって抵抗値にバ
ラツキが生じ、高精度の分圧比が得られないという問題
がある。
ラツキが生じ、高精度の分圧比が得られないという問題
がある。
この現象は、ｐ型シリコン拡散層のみならずｎ型シリコ
ン拡散層あるいはポリシリコン抵抗においても同様に発
生する。
ン拡散層あるいはポリシリコン抵抗においても同様に発
生する。
このような抵抗値のばらつきを低減するために、従来の
方法では、抵抗ラダーを１カ所に集中配置するかまたは
、特開昭６３−６７７６５号公報で提案されているよう
に、応力がおおむね均等にかかっているチップ中央部に
限定して抵抗ラダーを形成する等の方法があるが、設計
の自由度が著しく低下することは明白であり、現実的に
は、対策といえる程度のものではなかった。
方法では、抵抗ラダーを１カ所に集中配置するかまたは
、特開昭６３−６７７６５号公報で提案されているよう
に、応力がおおむね均等にかかっているチップ中央部に
限定して抵抗ラダーを形成する等の方法があるが、設計
の自由度が著しく低下することは明白であり、現実的に
は、対策といえる程度のものではなかった。
（発明が解決しようとする課題）
このように、従来の抵抗ラダーでは半導体チップ上の配
設位置が変わると、チップ内の残留応力によるピエゾ抵
抗効果等の影響に起因して、各抵抗体の抵抗値にばらつ
きが生じ、高精度の抵抗ラダーを形成することができな
いと言う問題があった。
設位置が変わると、チップ内の残留応力によるピエゾ抵
抗効果等の影響に起因して、各抵抗体の抵抗値にばらつ
きが生じ、高精度の抵抗ラダーを形成することができな
いと言う問題があった。
本発明は、前記実情に鑑みてなされたもので、半導体チ
ップ上の配設位置に依存することなく、高精度の抵抗ラ
ダーを形成することのできる半導体集積回路装置を提供
することを目的とする。
ップ上の配設位置に依存することなく、高精度の抵抗ラ
ダーを形成することのできる半導体集積回路装置を提供
することを目的とする。
（課題を解決するための手段）
そこで本発明の抵抗ラダーでは、単位抵抗体を、複数個
の分割抵抗体で構成し、これら分割抵抗体の一方向成分
の抵抗値の和が該一方向に対して直角方向成分の抵抗値
の和と等しくなるように構成している。
の分割抵抗体で構成し、これら分割抵抗体の一方向成分
の抵抗値の和が該一方向に対して直角方向成分の抵抗値
の和と等しくなるように構成している。
（作用）
上記構成によれば、チップ内での配設位置が異なっても
、ピエゾ抵抗効果による抵抗値変化を単位抵抗内で補償
して、抵抗値変動を抑１ｉ１ Ｌ、高精度化をはかるこ
とができる。
、ピエゾ抵抗効果による抵抗値変化を単位抵抗内で補償
して、抵抗値変動を抑１ｉ１ Ｌ、高精度化をはかるこ
とができる。
（実施例）
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図に、本発明の抵抗ラダーの単位抵抗体１２の２つ
分を示す。
分を示す。
この抵抗ラダーの単位抵抗体は、面方位を（１００）の
シリコン基板上に形成されており、Ｘ方向（１１０）に
長い第１成分１−２ａと、ｙ方向（１１０）に長い第２
成分１２ｂとからなり、いずれも矩形で同一幅および同
一長さを有するｐ型拡散層成分から構成されている。
シリコン基板上に形成されており、Ｘ方向（１１０）に
長い第１成分１−２ａと、ｙ方向（１１０）に長い第２
成分１２ｂとからなり、いずれも矩形で同一幅および同
一長さを有するｐ型拡散層成分から構成されている。
そして、これら第１成分１２ａと、第２戊分１２ｂとの
間は抵抗体間配線１３によって接続されている。
間は抵抗体間配線１３によって接続されている。
かかる構成によれば、各単位抵抗体において第１成分と
第２成分とのＸ方向成分およびｙ方向成分の和が等しい
ため、シリコン基板上の配設位置がいかなる場所であっ
ても、単位抵抗体のばらつきのない高精度の抵抗ラダー
を得ることができる。
第２成分とのＸ方向成分およびｙ方向成分の和が等しい
ため、シリコン基板上の配設位置がいかなる場所であっ
ても、単位抵抗体のばらつきのない高精度の抵抗ラダー
を得ることができる。
ここで、まず、この単位抵抗体が、Ｘ方向およびｙ方向
共に残留応力が均等にかかっているチップの中央部に配
設されている場合を考える。
共に残留応力が均等にかかっているチップの中央部に配
設されている場合を考える。
このとき、応力はＸ方向およびｙ方向共に等しいため、
第１成分１２ａも、第２戊分１２ｂも抵抗値は変化せず
、合成抵抗となる単位抵抗体１２の抵抗値の、温度変化
による変動はない。
第１成分１２ａも、第２戊分１２ｂも抵抗値は変化せず
、合成抵抗となる単位抵抗体１２の抵抗値の、温度変化
による変動はない。
次に、シリコン基板周辺部に配設された単α抵抗への影
響を考える。
響を考える。
残留応力はｙ方向に強く、Ｘ方向は０であるとすると、
第］成分１２ａは長平方向がＸ方向であるため、抵抗値
変化分ΔＲ−π、σ、Ｒだけ高くなる。一方、第２成分
１２ｂは長手方向がｙ方向であるため、抵抗値変化分Δ
Ｒ−π、σ、Ｒだけ低くなる。このため、第１成分１２
ａと第２成分１２ｂとの合成抵抗となる単位抵抗体１２
の抵抗値は、相殺されて、温度変化による変動はないこ
とになる。
第］成分１２ａは長平方向がＸ方向であるため、抵抗値
変化分ΔＲ−π、σ、Ｒだけ高くなる。一方、第２成分
１２ｂは長手方向がｙ方向であるため、抵抗値変化分Δ
Ｒ−π、σ、Ｒだけ低くなる。このため、第１成分１２
ａと第２成分１２ｂとの合成抵抗となる単位抵抗体１２
の抵抗値は、相殺されて、温度変化による変動はないこ
とになる。
逆に残留応力はＸ方向に強く、ｙ方向は０であるような
場合にも同様に相殺されて、単位抵抗としての抵抗値変
動はない。
場合にも同様に相殺されて、単位抵抗としての抵抗値変
動はない。
このように、単位抵抗体が基板上のどの位置に配設され
ても、単位抵抗毎にピエゾ抵抗効果の影響が相殺される
ため、位置的制限がなくなるのみならず、残留応力以外
の応力の影響も相殺されるため、高精度で安定した抵抗
ラダーを実現することが可能となる。
ても、単位抵抗毎にピエゾ抵抗効果の影響が相殺される
ため、位置的制限がなくなるのみならず、残留応力以外
の応力の影響も相殺されるため、高精度で安定した抵抗
ラダーを実現することが可能となる。
また、抵抗ラダーの総抵抗値は従来の構造の場合と変わ
らないため、必要面積を大幅に増大することもない。
らないため、必要面積を大幅に増大することもない。
次に、本発明の他の実施例として、単位抵抗体２２を第
２図に示すようにＬ字状に折れ曲がって一体的になるよ
うに形成して良い。
２図に示すようにＬ字状に折れ曲がって一体的になるよ
うに形成して良い。
この場合も、前記実施例と同様に単位抵抗体中において
Ｘ方向成分とｙ方向成分とが等しくなるように構成され
ているため、同様の効果をえることができる。
Ｘ方向成分とｙ方向成分とが等しくなるように構成され
ているため、同様の効果をえることができる。
なお、前記実施的では、単位抵抗体をＸ方向に伸長する
成分とｙ方向に伸長する成分との２つとで構成したが、
３つ以上の成分て構成してもよく、また、Ｘ方向または
ｙ方向に対し所定の角度をなすように構成された分割抵
抗体で構成してもよく、分割抵抗体の一方向成分の抵抗
値の和がこれに対して直角方向成分の抵抗値の和と等し
くなるように形成されていれば良い。
成分とｙ方向に伸長する成分との２つとで構成したが、
３つ以上の成分て構成してもよく、また、Ｘ方向または
ｙ方向に対し所定の角度をなすように構成された分割抵
抗体で構成してもよく、分割抵抗体の一方向成分の抵抗
値の和がこれに対して直角方向成分の抵抗値の和と等し
くなるように形成されていれば良い。
以上説明してきたように、本発明の半導体集積回路装置
によれば、抵抗ラダーにおいて、各単α抵抗体を、複数
個の分割抵抗体で構成し、これら分割抵抗体の一方向成
分の抵抗値の和が該一方向に対して直角方向成分の抵抗
値の和と等しくなるようにしているため、基板上のいか
なる位置に形成されても、抵抗値変動のない高精度の抵
抗値制御を行うことが可能となる。
によれば、抵抗ラダーにおいて、各単α抵抗体を、複数
個の分割抵抗体で構成し、これら分割抵抗体の一方向成
分の抵抗値の和が該一方向に対して直角方向成分の抵抗
値の和と等しくなるようにしているため、基板上のいか
なる位置に形成されても、抵抗値変動のない高精度の抵
抗値制御を行うことが可能となる。
第１図は本発明実施例の抵抗ラダーの要部を示す図、第
２図は本発明の他の実施例の抵抗ラダーの要部を示す図
、第３図は通常の抵抗ラダーを示す図、第４図はその要
部を示す図、第５図は実装後の半導体チップと応力の関
係をを示す断面説明図である。 １・・・チップ、２・・・単位抵抗体、３・・・接続パ
ターン、４・・・リードフレーム、５・・・接着剤、１
２・・・単位抵抗体、１２ａ・・・第１の成分１１２ｂ
・・・第２の成分。
２図は本発明の他の実施例の抵抗ラダーの要部を示す図
、第３図は通常の抵抗ラダーを示す図、第４図はその要
部を示す図、第５図は実装後の半導体チップと応力の関
係をを示す断面説明図である。 １・・・チップ、２・・・単位抵抗体、３・・・接続パ
ターン、４・・・リードフレーム、５・・・接着剤、１
２・・・単位抵抗体、１２ａ・・・第１の成分１１２ｂ
・・・第２の成分。
Claims (1)
- 半導体基板の１主面上に形成された単位抵抗体を複数個
配列し、前記単位抵抗体間を配線接続し、抵抗ラダーと
して使用するようにした半導体集積回路において、前記
単位抵抗体は、複数個の分割抵抗体で構成されこれら分
割抵抗体の一方向成分の抵抗値の和が該一方向に対して
直角方向の成分の抵抗値の和と等しくなるように構成さ
れていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17555589A JPH0341761A (ja) | 1989-07-10 | 1989-07-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17555589A JPH0341761A (ja) | 1989-07-10 | 1989-07-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341761A true JPH0341761A (ja) | 1991-02-22 |
Family
ID=15998132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17555589A Pending JPH0341761A (ja) | 1989-07-10 | 1989-07-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341761A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412281A (en) * | 1977-06-29 | 1979-01-29 | Toshiba Corp | Semiconductor device |
| JPS5673458A (en) * | 1979-11-20 | 1981-06-18 | Nec Corp | Semiconductor device |
| JPS60250662A (ja) * | 1984-05-28 | 1985-12-11 | Hitachi Ltd | 抵抗回路 |
-
1989
- 1989-07-10 JP JP17555589A patent/JPH0341761A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412281A (en) * | 1977-06-29 | 1979-01-29 | Toshiba Corp | Semiconductor device |
| JPS5673458A (en) * | 1979-11-20 | 1981-06-18 | Nec Corp | Semiconductor device |
| JPS60250662A (ja) * | 1984-05-28 | 1985-12-11 | Hitachi Ltd | 抵抗回路 |
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