JPH0341806A

JPH0341806A - Ｆｅｔミキサ回路

Info

Publication number: JPH0341806A
Application number: JP17632489A
Authority: JP
Inventors: Tadaaki Inoue; 忠昭井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-07-07
Filing date: 1989-07-07
Publication date: 1991-02-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】患髪上色机貝公立本発明はマイクロ波帯のＦＥＴ（電界効果トランジスタ
）くキサ回路に関し、特にはミキサの変換利得の周波数
に対する平坦性に優れたモノリシックＩＣのマイクロ波
ＦＥＴミキサ回路に関する。

従来の技術各種情報処理機器が開発され、また直接放送衛星の実用
化が開始されるなどニューメディア時代の到来に伴って
マイクロ波帯の信号に対する高速化，高性能化が求めら
れ、この要望に適した回路の開発が試みられている。こ
の種の高周波回路に適した半導体素子としてＧａＡｓ・
ＭＥＳ−ＦＥＴや，ＨＥＭＴ等が実用化され、例えばこ
れらを周波数混合素子として使用したＦＥＴミキサ及び
中間周波増幅器が用いられている。

上記高周波回路のためのＦＥＴミキサ及び中間周波増幅
器は、それぞれ別体の素子としてではなく単一半導体基
板上に集積化したモノリシックマイクロ波ＦＥＴミキサ
ＩＣ（旦キサＭＭ　Ｉ　Ｃ）が求められ、昨今の半導体
技術の著しい進展を受けて、高信頼性，量産性．低価格
化の要請に答え得るミキサＭＭＩＣの開発が期待されて
いる。

第４図は従来のＭＭＩＣ化ＦＥＴミキサ回路の１例を示
す図である。通常半導体基板上にこの種の高周波回路を
モノリシック化する場合、中間周波（ＩＦ）信号に対す
る整合回路部は大面積を必要とするため同一基板上に一
体化することから除外され、またＦＥＴミキサのドレイ
ンから導出する！Ｆ出力信号は、段間容量を経てＩＦ増
幅器となるバッファ増幅器に接続する構成が採られてい
る。

第４図において、デュアルゲー）ＦＥＴ３の一方のゲー
）ＧｌにはＲＦ入力信号に対する整合回路１が、また他
方のゲートＧｘには局部発信人力信号に対する整合回路
２がそれぞれ接続されている。

上記ミキサＦＥＴ３のドレインはＩＦ段間容量４を介し
てＩＦバッファ増幅器７に接続され、ＩＦ出力信号を出
力する。上記ミキサＦＥＴ３のドレインにはまたドレイ
ンバイアス抵抗５、及び局部発信周波数（ＬＯ）信号除
去のための１／４波長オープンスタブ６が接続されてＦ
ＥＴξキサが構成されている。

が　°しよ゛と　る第４図に示した従来のＦＥＴミキサＭＭＩＣは低コスト
化指向の観点から、大面積を占めるξキサＦＥＴのＩＦ
端整合回路は除去され、チップ面積の減少化を図ってい
る。そしてＩＦ端での不整合による変換利得（ｇｃ）の
低下は、次段にＩＦバッファ増幅器を設けることによっ
て補われている。

しかしながらξキサＦＥＴ３とＩＦ増幅器７との段間整
合性は良好ではなく、特にこの部分での段間不整合が主
たる要因になってＦＥＴミキサＭＭＩＣの変換利得（ｇ
ｃ）の周波数依存性が強くなり、変換利得（ｇｃ）の周
波数に対する平坦性が大巾に損なわれるという問題があ
る。

又、ＭＭＩＣ化を図る上で、バイアス供給端子数は極力
少ない方が好ましいため、従来の回路におけるミキサＦ
ＥＴとＩＦバッファ増幅器７のドレインバイアス供給端
子とは共通にして回路を設計することができる。しかし
ミキサＦＥＴ３と増幅器用ＦＥＴ８とでは通常適正動作
電流に大きな差異があるため、上記のように両ＦＥＴの
ドレインバイアス供給端子を共通にするための対応とし
て、実際の回路では、ミキサＦＥＴ３のドレインバイア
ス抵抗５はＴＦバッファ増幅器用ＦＥＴ８のドレインバ
イアス抵抗ＲｄＡｓｒの５〜１０倍（ｌ〜２にΩ）に設
定され、高インピーダンスが接続される。

上記従来のミキサＭＭ　Ｉ　Ｃにおいて、まず上述の変
換利得（ｇｃ）の周波数依存性が強くなる原因を説明す
る。第５図は、第４図に示す回路におけるミキサＦＥＴ
３のドレインバイアス抵抗５の接続点よりξキサＦＥＴ
３側を見た時の反射係数「０と、ＩＦバッファ増幅器７
側を見たときの反射係数ｒｉの複素共投数Ｆｉ１の１１
周波数に対する軌跡をスミスチャート上に示したもので
ある。又同図上複素共投数「ｉ′を囲む円群は反射係数
「０の変化に対するＩＦ増幅器７の等利得円を示す。

処で単一ドレインバイアス化を図る場合、ミキサＦＥＴ
３のドレインバイアス抵抗５は１〜２にΩと高インピー
ダンスになる。又、ＩＦバッファ増幅器７の入力インピ
ーダンスも同様高インビーダン曳となることから、ＦＯ
と「ｉ”はスミスチャートのほぼ円周上に位置し、上下
に大きく分離された状態に位置する。このため等利得円
とＦｏより決定されるＩＦバッファ増幅器７の利得が、
各１１周波数の変化に対して大巾に変動する。このＩＦ
バッファ増幅器７の変動が原因でＦＥＴミキサＭＭＩＣ
の変換利得（ｇｃ）は周波数依存性が強くなり、そのた
め変換利得（ｇｃ）の平坦性が損なわれる。

これを改善する方法としては、反射係数「０と複素共投
数ｒｉ９を相互に近づけるとともに、「０を等利得円の
等利得線間隔の広い領域に移すことが有利であり、その
ためには公知の様に段間整合による手法が行われる。こ
の場合には複素共投数「ｉ”と反射係数「０が近接し、
連動した周波数依存性を示す状態が最も望ましい。しか
しＴＦ周波数帯域で段間整合回路を設けることはＭＭＴ
Ｃチップ面積の増大を招きコスト高となることは明白で
ある。

本発明は上記従来回路における問題点に鑑みてなされた
もので、変換利得（ｇｃ）の平坦性をＭＭＩＣチップ面
積の増加を極力少な（しながら改善し得るＦＥＴミキサ
回路を提供するものである。

課題を解決するための手段ミキサＦＥＴとＩＦバッファ増幅器との段間に複数個の
キャパシタを直列に接続し、そのキャパシタ間の接続点
に他端が接地されたインピーダンス（Ｚ）を設けて、Ｉ
Ｆバッファ増幅器のゲート入力より見たミキサＦＢＴの
出力インピーダンスをＺの設定によって制御すると共に
、１Ｆバッファ増幅器を負帰還型増幅器として構成する
。

在−風本発明に従えば、中間周波バッファ増幅器に適正な負帰
還回路を設け、かつミキサＦＥＴとの段間に適正な段間
結合回路を設けることによってＦＥＴミキサＩＣの変換
利得の平坦性が改善される。

そして改善のために必要な付加回路はチップ面積の大巾
な増加を招く可能性が極めて少ない抵抗及び小容量によ
って対応することができる。すなわちＦＥＴミキサＭＭ
ＩＣの高性能化がチップコストの増大を招くことなく達
成できる。以下実施例に従って本発明の詳細な説明する
。

尖」Ｌ班第１図（ａ）に本発明の一実施例を示す。同図において
デュアルゲートＦＥＴ１０の第１ゲー）１１にはＲＦ信
号に対する整合回路１２を接続し、第２ゲーＨ，３には
局部発信（１，０）信号に対する整合回路１４を接続す
る。ＩＦ信号出力端であるドレイン１５には、上記デュ
アルゲートＦＥＴ１Ｏへの適正なドレインバイアスを供
給するため１〜２にΩのドレインバイアス抵抗Ｒｆｆｉ
を接続し、ソース端子１６は接地する。

ＩＦバッファ増幅器２０はジングルゲー１−ＦＥＴ２１
で構成し、ドレインとゲート間に負帰還抵抗１？ｆを接
続して負帰還増幅器とする。１Ｆバッファ増幅器２０の
ドレインバイアス抵抗ＲｄＡ、４ｐは１５０〜２００Ω
とし、ミキサＦＥＴｌ０と増幅器ＦＥＴ２１のドレイン
バイアス電源Ｖｄは５〜７ｖの単一電源構成とする。そ
してごキサＦＥＴｌ０どＩＦバッファ増幅器２０との段
間には段間容量１８．２５を直列に接続し、両段間容１
１８と２５との接続点２６にＬ○倍信号ＩＦ信号への混
入を除去するため、■、○信号周波数に対してλ／４か
らなるオーブンスタブ１９と、一端を接地した抵抗Ｒｉ
ｎｔとからなる段間結合回路２６を接続する。上記構成
からなる回路は半絶縁性ＧａＡｓ基板を用いて構成され
る。

上記構成からなるＦＥＴミキサ回路は、シングルゲー１
−ＦＥＴ２１に接続した上記負帰還抵抗ＲＥを適正化す
ることによって、ミキサＦＥＴｌ０とＩＦバッファ増幅
器２０との段間整合が大巾に改善され、変換利得（ｇｃ
）の周波数に対する平坦性が大巾に改善される。第２図
は負帰還抵抗Ｒｆによって複素共役数「ｉ”が変動する
様子を示したもので、負帰還量を増すことによって複素
共役数Ｆｉ９がスミスチャート上の内部に入ってくるこ
とが分かる。第３図は負帰還抵抗Ｒｆを６００Ωとした
時の、ＩＦ＝１゜２５ＧＨｚでの等利得内と、段間結合
回路に含まれたインピーダンス（Ｚ）が抵抗（Ｒｉｎｔ
）である場合に、この段間接地抵抗（Ｒｉｎｔ）の値の
変動によって反射係数ｒｏがどのように変化するかを示
したものである。段間接地抵抗（Ｒｉｎｔ）の低下に従
って反射係数「０もスミスチャートの内部に近付いてく
る様子が分かる。

又負帰還抵抗Ｒｆを６００Ωにすることによって第５図
の従来の回路のスミスチャートに比較して等利得円線間
隔も大巾に広くなる。即ち負帰還抵抗Ｒｆ及び段間接地
抵抗Ｒｉｎｔを適正な値に設定することによって、反射
係数ＦｏのＩＦ周波数による変動が要因になって生じる
ＩＦバッファ増幅器の大巾な利得変動を阻止することが
可能であり、変換利得ＣｇＣ＞の平坦性を大巾に改善す
ることができる。

次に回路に含まれた負帰還抵抗Ｒｆ及び段間接地抵抗Ｒ
ｉｎｔの抵抗値の適正化の例を挙げる。第１図（ｂ）は
実施例におけるＦＥＴミキサＭ　Ｍ　Ｉ　Ｃの変換利得
（ｇｃ）及び雑音指数（ＮＦ）の測定結果を示すもので
ある。Ｒｆ＝　６００Ω、　Ｒｉｎｔ＝ＩＫΩとした場
合、Ｒ１周波数１１．６Ｇ）Ｉｚ　〜１２．４１Ｊｚで
の変換利得（ｇｃ）の平坦性はΔｇｃ弊３．５ｄＢと良
好ではないが（図中Ｘ印破線）　、Ｒｉｎｔ−１００〜
３００Ωとした時大巾に改善される。Ｒｉｎｔ＝２００
Ωでは平坦性Δｇｃ４２．２ｄＢとなり　（図中・口実
線）、ＲＦ帯域１１．７〜１２．２ＧＨ２ではΔｇｃ≦
１．３ｄＢが達成できた。又Ｒｆを３００Ωに設定した
場合でも変換利得（ｇｃ）が１ｄＢ程度低下したが平坦
性Δｇｃ≦Ｌ　ｄＢ　（ＲＦ　＝１１．７〜１２．２Ｇ
Ｈｚ）が確保できた（図中・印実線）。

雑音特性ＮＦはＲＦ　＝１１．７〜１２．２ＧＨｚ帯域
でＮＰ＝８゜５〜９．５ｄＢが得られた。　（但しＬｏ
信号は１０．６７８ＧＨｚｌｌｄＢｍである。）発明の効果以上のように本発明によれば、ＦＥＴミキサと中間周波
バッファ増幅回路間の段間整合において、チップ面積の
大巾な増加を伴うことなく、ミキサＭＭｒＣの変換利得
の平坦性を大巾に改善することができ、経済性に優れた
高性能ＦＥＴミキサＭＭＩＣを得ることができる。又、
それによるＮＦ特性等の劣化も認められず動作特性の優
れたモノリシックＦＥＴミキサ回路を簡単な構成を付加
することによって得ることができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例を示すＦＥＴミキサＭ
ＭＴＣの回路構成図、第１図（ロ）は同実施例のＦＥＴ
ミキサＭＭＩＣにおける変換利得（ｇｃ）及び雑音指数
（ＮＦ）の測定結果示す図、第２図は同実施例における
負帰還抵抗Ｒｆと複素共投数ｒｉ９との関係を示す図、
第３図は同実施例における負帰還増幅器の等利得円と反
射係数ｒ”ｏの関係を示す図、第４図は従来のＦＥＴξ
キサＭＭＩＣの回路構成図、第５図は第４図の従来回路
図上のＸ点よりミキサＦＥＴ側を見た時の反射係数「０
と、ＩＦ増幅器側を見た反射係数Ｉ’ｉの複素共投数「
ｉ“との周波数軌跡のスミスチャートである。１０・・・デュアルゲートＦＥＴ。１２−・・ＲＦ信号整合回路。１４−・−ＬＯ信号整合回路、　１８．２５−・−段間
容量。１　！１−Ｌ　Ｏ信号λ／４オープンスタブ。２０−・−ＩＦバッファ増幅器、　２ｔ−段間接地抵抗
。Ｒｆ−−・−ドレインバイアス抵抗ｄａＭｐ・・・ドレインバイアス抵抗。Ｒｆ負帰還抵抗。出願人シャープ株式会社代理人

Claims

【特許請求の範囲】

（１）ドレインより中間周波信号を取り出すＦＥＴミキ
サと、上記ＦＥＴミキサのドレイン出力が入力された負
帰還型中間周波バッファ増幅器と、直列接続された複数
個の段間キャパシタと、上記複数個のキャパシタ間の接
続点に一端が接続され他端が接地されたインピーダンス
とを含んでなる段間結合回路とを備えてなり、上記段間
結合回路を上記ＦＥＴミキサと中間周波バッファ増幅器
との段間に接続してなることを特徴とするＦＥＴミキサ
回路。
（２）上記段間結合回路は、段間キャパシタ間の接続点
に、局部発信周波数に対して１／４波長のオープンスタ
ブを備えてなることを特徴とする第１請求項に記載のＦ
ＥＴミキサ回路。