JPH11340747A - Ｍｍｉｃ低雑音増幅器 - Google Patents
Ｍｍｉｃ低雑音増幅器Info
- Publication number
- JPH11340747A JPH11340747A JP10148773A JP14877398A JPH11340747A JP H11340747 A JPH11340747 A JP H11340747A JP 10148773 A JP10148773 A JP 10148773A JP 14877398 A JP14877398 A JP 14877398A JP H11340747 A JPH11340747 A JP H11340747A
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Abstract
(57)【要約】
【課題】 部品コスト並びに組立コストの低減化を可能
にしたＭＭＩＣ低雑音増幅器を提供する。 【解決手段】 ＦＥＴ１のゲート端子が帰還抵抗８とこ
れと直列接続するゲート接地用抵抗１１を介して接地
し、ドレイン端子が帰還抵抗８とゲート接地用抵抗１１
の接続点と第一の出力整合用キャパシタ１０を介して接
続し、前記接続点と信号出力端子を第二の出力整合用キ
ャパシタ１２を介して接続し、ソース端子が自己バイア
ス回路を介して接地する回路をモノリシックに形成し、
信号入力端子４とＦＥＴ１の前記ゲート端子が入力整合
回路１４を介して接続し、ＦＥＴ１の前記ドレイン電圧
が外付けのインダクタ９を介して供給される構造とす
る。
にしたＭＭＩＣ低雑音増幅器を提供する。 【解決手段】 ＦＥＴ１のゲート端子が帰還抵抗８とこ
れと直列接続するゲート接地用抵抗１１を介して接地
し、ドレイン端子が帰還抵抗８とゲート接地用抵抗１１
の接続点と第一の出力整合用キャパシタ１０を介して接
続し、前記接続点と信号出力端子を第二の出力整合用キ
ャパシタ１２を介して接続し、ソース端子が自己バイア
ス回路を介して接地する回路をモノリシックに形成し、
信号入力端子４とＦＥＴ１の前記ゲート端子が入力整合
回路１４を介して接続し、ＦＥＴ１の前記ドレイン電圧
が外付けのインダクタ９を介して供給される構造とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴを用い、主
にマイクロ波帯の周波数帯域で使用するＭＭＩＣ低雑音
増幅器に関し、特に外付け整合回路の部品点数を少なく
することにより部品コスト並びに組立コストの低減化を
可能にしたＭＭＩＣ低雑音増幅器に関する。
にマイクロ波帯の周波数帯域で使用するＭＭＩＣ低雑音
増幅器に関し、特に外付け整合回路の部品点数を少なく
することにより部品コスト並びに組立コストの低減化を
可能にしたＭＭＩＣ低雑音増幅器に関する。
【０００２】
【従来の技術】図４は従来から用いられている入力整合
回路１４、出力整合回路２０を外付け部品で構成する自
己バイアス方式のＭＭＩＣ低雑音増幅器の回路構成図で
ある。これら入力整合回路１４、出力整合回路２０を構
成するインダクタ６、７、１６、１７をＧａＡｓチップ
内に作り込むとチップサイズが大幅に増大しチップコス
トが高価になってしまうため、入力整合回路１４、出力
整合回路２０を外付け部品で構成している。
回路１４、出力整合回路２０を外付け部品で構成する自
己バイアス方式のＭＭＩＣ低雑音増幅器の回路構成図で
ある。これら入力整合回路１４、出力整合回路２０を構
成するインダクタ６、７、１６、１７をＧａＡｓチップ
内に作り込むとチップサイズが大幅に増大しチップコス
トが高価になってしまうため、入力整合回路１４、出力
整合回路２０を外付け部品で構成している。
【０００３】ＦＥＴ１のソースはバイアス抵抗２とバイ
パスキャパシタ３の並列回路からなる自己バイアス回路
を介して接地している。ＦＥＴ１とバイアス抵抗２とバ
イパスキャパシタ３は同一チップ内に形成されており、
ＭＭＩＣチップ１９を構成している。
パスキャパシタ３の並列回路からなる自己バイアス回路
を介して接地している。ＦＥＴ１とバイアス抵抗２とバ
イパスキャパシタ３は同一チップ内に形成されており、
ＭＭＩＣチップ１９を構成している。
【０００４】ＦＥＴ１のゲートは信号入力端子４とキャ
パシタ５、インダクタ７を介して接続し、キャパシタ５
とインダクタ７の接続点と接地間にインダクタ６が接続
されている。これらキャパシタ５、インダクタ６、７
は、チップコンデンサやチップインダクタ等の外付け部
品からなり、入力整合回路１４を構成している。
パシタ５、インダクタ７を介して接続し、キャパシタ５
とインダクタ７の接続点と接地間にインダクタ６が接続
されている。これらキャパシタ５、インダクタ６、７
は、チップコンデンサやチップインダクタ等の外付け部
品からなり、入力整合回路１４を構成している。
【０００５】一方、ＦＥＴ１のドレインは信号出力端子
１３にインダクタ１６とキャパシタ１８を介して接続
し、インダクタ１６とキャパシタ１８の接続点とドレイ
ン電圧（ＶＤＤ）供給端子２１間にインダクタ１７が接
続している。これらインダクタ１６、１７、キャパシタ
１８も上記同様外付け部品からなり、出力整合回路２０
を構成している。
１３にインダクタ１６とキャパシタ１８を介して接続
し、インダクタ１６とキャパシタ１８の接続点とドレイ
ン電圧（ＶＤＤ）供給端子２１間にインダクタ１７が接
続している。これらインダクタ１６、１７、キャパシタ
１８も上記同様外付け部品からなり、出力整合回路２０
を構成している。
【０００６】
【発明が解決しようとする課題】しかしながら、前記の
ＭＭＩＣ低雑音増幅器では、入力整合回路及び出力整合
回路を構成する外付け部品点数が合計６個と多く、部品
コスト並びに組立コストが増大するという問題がある。
ＭＭＩＣ低雑音増幅器では、入力整合回路及び出力整合
回路を構成する外付け部品点数が合計６個と多く、部品
コスト並びに組立コストが増大するという問題がある。
【０００７】本発明の目的は、上記問題を解決し、外付
け部品の部品点数を少なくすることにより部品コスト並
びに組立コストの低減化を可能にしたＭＭＩＣ低雑音増
幅器を提供することである。
け部品の部品点数を少なくすることにより部品コスト並
びに組立コストの低減化を可能にしたＭＭＩＣ低雑音増
幅器を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＦＥＴと、該ＦＥＴのゲート端子と信号
入力端子間に繋がれた入力整合回路と、前記ＦＥＴのド
レイン端子と信号出力端子間に接続された出力整合回路
と、前記ＦＥＴのソースと接地間に繋がれた自己バイア
ス回路とを具備するＭＭＩＣ低雑音増幅器において、前
記出力整合回路は、前記ＦＥＴ及び前記自己バイアス回
路とともにモノリシックに形成された前記ゲート端子と
接地間に帰還抵抗及びゲート接地用抵抗を直列接続し、
前記ドレイン端子を前記帰還抵抗とゲート接地用抵抗の
接続点に第一の出力整合用キャパシタを介して接続し、
前記接続点と前記信号出力端子を第二の出力整合用キャ
パシタを介して接続してなる回路と、前記ＦＥＴのドレ
イン端子とドレイン電圧供給端子間に接続されたインダ
クタとからなることを特徴とするＭＭＩＣ低雑音増幅
器。
め、本発明は、ＦＥＴと、該ＦＥＴのゲート端子と信号
入力端子間に繋がれた入力整合回路と、前記ＦＥＴのド
レイン端子と信号出力端子間に接続された出力整合回路
と、前記ＦＥＴのソースと接地間に繋がれた自己バイア
ス回路とを具備するＭＭＩＣ低雑音増幅器において、前
記出力整合回路は、前記ＦＥＴ及び前記自己バイアス回
路とともにモノリシックに形成された前記ゲート端子と
接地間に帰還抵抗及びゲート接地用抵抗を直列接続し、
前記ドレイン端子を前記帰還抵抗とゲート接地用抵抗の
接続点に第一の出力整合用キャパシタを介して接続し、
前記接続点と前記信号出力端子を第二の出力整合用キャ
パシタを介して接続してなる回路と、前記ＦＥＴのドレ
イン端子とドレイン電圧供給端子間に接続されたインダ
クタとからなることを特徴とするＭＭＩＣ低雑音増幅
器。
【０００９】
【発明の実施の形態】以下に本発明の実施の形態を図面
に沿って説明する。なお、複数の図面にわたって同一ま
たは相当するものには同一の符号を付した。
に沿って説明する。なお、複数の図面にわたって同一ま
たは相当するものには同一の符号を付した。
【００１０】図１は本発明の第一の実施の形態を示す。
本図に示すように、ＦＥＴ１のソースは図４に示した従
来のものと同様、バイアス抵抗２とバイパスキャパシタ
３の並列回路からなる自己バイアス回路を介して接地し
ている。
本図に示すように、ＦＥＴ１のソースは図４に示した従
来のものと同様、バイアス抵抗２とバイパスキャパシタ
３の並列回路からなる自己バイアス回路を介して接地し
ている。
【００１１】また、ＦＥＴ１のゲートは帰還抵抗８とゲ
ート接地用抵抗１１を介して接地している。さらにＦＥ
Ｔ１のドレインは第一の出力整合用キャパシタ１０を介
して前記帰還抵抗８とゲート接地用抵抗１１の接続点に
接続し、同接続点は第二の出力整合用キャパシタ１２を
介して信号出力端子１３に接続している。
ート接地用抵抗１１を介して接地している。さらにＦＥ
Ｔ１のドレインは第一の出力整合用キャパシタ１０を介
して前記帰還抵抗８とゲート接地用抵抗１１の接続点に
接続し、同接続点は第二の出力整合用キャパシタ１２を
介して信号出力端子１３に接続している。
【００１２】以上に示した各構成素子は同一チップ内に
モノリシックに形成され、ＭＭＩＣチップ１５を構成し
ている。このように前記帰還抵抗８、ゲート接地用抵抗
１１、第一の出力整合用キャパシタ１０、第二の出力整
合用キャパシタ１２より出力整合回路の一部を構成して
いるが、これらの構成素子はいずれも占有面積が小さい
ため同一チップ内に作り込んでもチップ面積にはほとん
ど影響はない。なお、帰還抵抗８には、ＦＥＴ１の雑音
特性を劣化させない程度に高抵抗値のものを選択するこ
とが肝要である。
モノリシックに形成され、ＭＭＩＣチップ１５を構成し
ている。このように前記帰還抵抗８、ゲート接地用抵抗
１１、第一の出力整合用キャパシタ１０、第二の出力整
合用キャパシタ１２より出力整合回路の一部を構成して
いるが、これらの構成素子はいずれも占有面積が小さい
ため同一チップ内に作り込んでもチップ面積にはほとん
ど影響はない。なお、帰還抵抗８には、ＦＥＴ１の雑音
特性を劣化させない程度に高抵抗値のものを選択するこ
とが肝要である。
【００１３】一方、ＦＥＴ１のドレイン電圧（ＶＤＤ）
はドレイン電圧供給端子２１より外付けのインダクタ９
を介して供給される。インダクタ９は出力整合回路素子
としての働きを併せ持っている。つまり本構成によるＭ
ＭＩＣ低雑音増幅器においては、出力整合回路を構成す
るのに必要な外付け部品はインダクタ９、即ち、チョー
クコイルの１点だけで、外付け部品の総数は４点となり
従来例に対して３分の２となる。なお、説明を省いた
が、入力整合回路１４は図４に示した従来のものと同様
である。
はドレイン電圧供給端子２１より外付けのインダクタ９
を介して供給される。インダクタ９は出力整合回路素子
としての働きを併せ持っている。つまり本構成によるＭ
ＭＩＣ低雑音増幅器においては、出力整合回路を構成す
るのに必要な外付け部品はインダクタ９、即ち、チョー
クコイルの１点だけで、外付け部品の総数は４点となり
従来例に対して３分の２となる。なお、説明を省いた
が、入力整合回路１４は図４に示した従来のものと同様
である。
【００１４】以上に述べた第一の実施の形態における出
力整合の様子をスミス図表を用いて表したものが図２で
ある。本図に示すように、出力整合回路を構成する各素
子の働きによりＦＥＴ１のドレインインピーダンスが５
０Ωに整合することがわかる。図２のＡ点はＦＥＴのド
レインピーダンスであり、インダクタ９によってＢ点に
移動する。さらにインピーダンスは、第一の出力整合用
キャパシタ１０によってＢ点からＣ点に移動し、帰還抵
抗８及びゲート接地用抵抗１１によってＣ点からＤ点に
移動する。最後に第二の出力整合用キャパシタ１２によ
ってＤ点からＥ点に移動し、これが図１の増幅器の出力
インピーダンスとなる。即ち、増幅器の出力インピーダ
ンスは線路の特性インピーダンスである５０Ωに整合す
る。
力整合の様子をスミス図表を用いて表したものが図２で
ある。本図に示すように、出力整合回路を構成する各素
子の働きによりＦＥＴ１のドレインインピーダンスが５
０Ωに整合することがわかる。図２のＡ点はＦＥＴのド
レインピーダンスであり、インダクタ９によってＢ点に
移動する。さらにインピーダンスは、第一の出力整合用
キャパシタ１０によってＢ点からＣ点に移動し、帰還抵
抗８及びゲート接地用抵抗１１によってＣ点からＤ点に
移動する。最後に第二の出力整合用キャパシタ１２によ
ってＤ点からＥ点に移動し、これが図１の増幅器の出力
インピーダンスとなる。即ち、増幅器の出力インピーダ
ンスは線路の特性インピーダンスである５０Ωに整合す
る。
【００１５】なお、出力整合回路を構成する各素子の固
有値は、増幅器の設定周波数に合わせて適宜選択される
べきであるが、あえて実施の際の目安となる具体例を示
すとすれば、次に述べるものが挙げられる。即ち、増幅
器の設定周波数が１．５ＧＨｚの場合、帰還抵抗８及び
ゲート接地用抵抗１１がそれぞれ５０ｋΩ及び２ｋΩ、
第一の出力整合用キャパシタ１０及び第二の出力整合用
キャパシタ１２がそれぞれ２ｐＦ及び０．６ｐＦ、イン
ダクタ９が１０ｎＨである。これは発明者の実験により
良好な特性を得ることができた一例である。
有値は、増幅器の設定周波数に合わせて適宜選択される
べきであるが、あえて実施の際の目安となる具体例を示
すとすれば、次に述べるものが挙げられる。即ち、増幅
器の設定周波数が１．５ＧＨｚの場合、帰還抵抗８及び
ゲート接地用抵抗１１がそれぞれ５０ｋΩ及び２ｋΩ、
第一の出力整合用キャパシタ１０及び第二の出力整合用
キャパシタ１２がそれぞれ２ｐＦ及び０．６ｐＦ、イン
ダクタ９が１０ｎＨである。これは発明者の実験により
良好な特性を得ることができた一例である。
【００１６】図３は本発明の第二の実施の形態で、回路
形式は第一の実施の形態と同じであるが外付け部品も全
て含めて同一チップ２５内に形成した例である。本図と
図１で異なる部分は、図１におけるインダクタ６、７、
９が図３において３個のスパイラルインダクタ２２、２
３、２４に置き換えられているところである。
形式は第一の実施の形態と同じであるが外付け部品も全
て含めて同一チップ２５内に形成した例である。本図と
図１で異なる部分は、図１におけるインダクタ６、７、
９が図３において３個のスパイラルインダクタ２２、２
３、２４に置き換えられているところである。
【００１７】従来から、外付け部品であるインダクタを
チップ内に納める方法として、インダクタをスパイラル
インダクタに置き換える手法が用いられている。しかし
ながら、スパイラルインダクタは占有面積が大きく、そ
の使用数がチップ面積に大きく影響してしまい、高価な
ＧａＡｓ基板を多く使用してしまうことになる。例え
ば、図４に示した従来の低雑音増幅器において、外付け
部品を全てチップ内に形成する場合には、インダクタ
６、７、１６、１７の４つをスパイラルインダクタに置
き換える必要があるが、それでは前述しようにコストが
見合わなくなるため、入出力に配設する整合回路を外付
け部品で構成するしかなかった。
チップ内に納める方法として、インダクタをスパイラル
インダクタに置き換える手法が用いられている。しかし
ながら、スパイラルインダクタは占有面積が大きく、そ
の使用数がチップ面積に大きく影響してしまい、高価な
ＧａＡｓ基板を多く使用してしまうことになる。例え
ば、図４に示した従来の低雑音増幅器において、外付け
部品を全てチップ内に形成する場合には、インダクタ
６、７、１６、１７の４つをスパイラルインダクタに置
き換える必要があるが、それでは前述しようにコストが
見合わなくなるため、入出力に配設する整合回路を外付
け部品で構成するしかなかった。
【００１８】しかし、本発明の第二の実施の形態では、
図示のようにスパイラルインダクタ１個分の面積の縮小
が図れるため、チップコストを低減することが可能とな
り、かつ、増幅器全体の縮小が可能となるので、良好な
コストパフォーマンスを実現している。
図示のようにスパイラルインダクタ１個分の面積の縮小
が図れるため、チップコストを低減することが可能とな
り、かつ、増幅器全体の縮小が可能となるので、良好な
コストパフォーマンスを実現している。
【００１９】
【発明の効果】以上に述べたように、本発明によれば、
外付け整合回路の部品点数を少なくできるため、部品コ
スト並びに組立コストの低減化を可能にするＭＭＩＣ低
雑音増幅器を提供できる。
外付け整合回路の部品点数を少なくできるため、部品コ
スト並びに組立コストの低減化を可能にするＭＭＩＣ低
雑音増幅器を提供できる。
【００２０】また、入出力整合回路を同一チップ内に作
り込む場合にも、チップ面積の小型化が可能でチップコ
ストの低減化を図ることができる。
り込む場合にも、チップ面積の小型化が可能でチップコ
ストの低減化を図ることができる。
【図１】本発明の第一の実施の形態を示す図である。
【図２】本発明の第一の実施の形態における出力整合の
様子を示す図である。
様子を示す図である。
【図３】本発明の第二の実施の形態を示す図である。
【図４】従来のＭＭＩＣ低雑音増幅器の回路図を示す。
１ ＦＥＴ ２ バイアス抵抗 ３ バイパスキャパシタ ４ 信号入力端子 ５ キャパシタ ６、７、９ インダクタ ８ 帰還抵抗 １０ 第一の出力整合用キャパシタ １１ ゲート接地用抵抗 １２ 第二の出力整合用キャパシタ １３ 信号出力端子 １４ 外付け入力整合回路 １５ ＭＭＩＣチップ ２０ 外付け出力整合回路 ２１ ドレイン電圧供給端子
Claims (1)
- 【請求項１】 ＦＥＴと、該ＦＥＴのゲート端子と信号
入力端子間に繋がれた入力整合回路と、前記ＦＥＴのド
レイン端子と信号出力端子間に接続された出力整合回路
と、前記ＦＥＴのソースと接地間に繋がれた自己バイア
ス回路とを具備するＭＭＩＣ低雑音増幅器において、 前記出力整合回路は、前記ＦＥＴ及び前記自己バイアス
回路とともにモノリシックに形成された前記ゲート端子
と接地間に帰還抵抗及びゲート接地用抵抗を直列接続
し、前記ドレイン端子を前記帰還抵抗とゲート接地用抵
抗の接続点に第一の出力整合用キャパシタを介して接続
し、前記接続点と前記信号出力端子を第二の出力整合用
キャパシタを介して接続してなる回路と、前記ＦＥＴの
ドレイン端子とドレイン電圧供給端子間に接続されたイ
ンダクタとからなることを特徴とするＭＭＩＣ低雑音増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14877398A JP4079514B2 (ja) | 1998-05-29 | 1998-05-29 | Ｍｍｉｃ低雑音増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14877398A JP4079514B2 (ja) | 1998-05-29 | 1998-05-29 | Ｍｍｉｃ低雑音増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340747A true JPH11340747A (ja) | 1999-12-10 |
| JP4079514B2 JP4079514B2 (ja) | 2008-04-23 |
Family
ID=15460349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14877398A Expired - Fee Related JP4079514B2 (ja) | 1998-05-29 | 1998-05-29 | Ｍｍｉｃ低雑音増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4079514B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013021961A1 (ja) * | 2011-08-05 | 2013-02-14 | ディー・クルー・テクノロジーズ株式会社 | 高周波電力増幅装置及びその高周波電力増幅装置を搭載した通信機能を有する電子機器 |
| CN107124145A (zh) * | 2017-03-29 | 2017-09-01 | 中国电子科技集团公司第五十五研究所 | 一种自偏置内匹配功率管 |
| CN116938148A (zh) * | 2022-04-01 | 2023-10-24 | 深圳市晶准通信技术有限公司 | 反馈放大器、射频芯片及电子装置 |
-
1998
- 1998-05-29 JP JP14877398A patent/JP4079514B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013021961A1 (ja) * | 2011-08-05 | 2013-02-14 | ディー・クルー・テクノロジーズ株式会社 | 高周波電力増幅装置及びその高周波電力増幅装置を搭載した通信機能を有する電子機器 |
| CN107124145A (zh) * | 2017-03-29 | 2017-09-01 | 中国电子科技集团公司第五十五研究所 | 一种自偏置内匹配功率管 |
| CN116938148A (zh) * | 2022-04-01 | 2023-10-24 | 深圳市晶准通信技术有限公司 | 反馈放大器、射频芯片及电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4079514B2 (ja) | 2008-04-23 |
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Legal Events
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|---|---|---|---|
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| A521 | Written amendment |
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|
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|
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