JPH0342021B2 - - Google Patents
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- JPH0342021B2 JPH0342021B2 JP61310858A JP31085886A JPH0342021B2 JP H0342021 B2 JPH0342021 B2 JP H0342021B2 JP 61310858 A JP61310858 A JP 61310858A JP 31085886 A JP31085886 A JP 31085886A JP H0342021 B2 JPH0342021 B2 JP H0342021B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error detection
- clock pulse
- addition
- syndrome register
- Prior art date
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- Expired - Lifetime
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- 239000011159 matrix material Substances 0.000 claims description 46
- 238000001514 detection method Methods 0.000 claims description 33
- 208000011580 syndromic disease Diseases 0.000 claims description 31
- 125000004122 cyclic group Chemical group 0.000 claims description 6
- 238000007792 addition Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は誤り検出多数決回路に関し、特に、
パリテイビツトの長いデータ、たとえば文字多重
放送などで使用されているパリテイビツト長が82
ビツト、情報ビツト長が190ビツトからなる272ビ
ツトのデータ（以下、（272、190）符号と称する）
に対する復号化の際の誤り検出を行うような誤り
検出多数決回路に関する。
パリテイビツトの長いデータ、たとえば文字多重
放送などで使用されているパリテイビツト長が82
ビツト、情報ビツト長が190ビツトからなる272ビ
ツトのデータ（以下、（272、190）符号と称する）
に対する復号化の際の誤り検出を行うような誤り
検出多数決回路に関する。
［従来の技術］
第４図は従来の（272、190）符号の誤り検出回
路の一例を示す概略ブロツク図であり、第５図は
第４図に示したシンドロームレジスタの一例を示
すブロツク図であり、第６図はチエツクマトリク
ス回路の一例を示すブロツク図である。
路の一例を示す概略ブロツク図であり、第５図は
第４図に示したシンドロームレジスタの一例を示
すブロツク図であり、第６図はチエツクマトリク
ス回路の一例を示すブロツク図である。
まず、第４図ないし第６図を参照して、従来の
（272、190）符号の誤り検出多数決回路の構成に
ついて説明する。シンドロームレジスタ１は第５
図に示すように、切換スイツチ１０１と複数のレ
ジスタ１３１ないし１４７と各レジスタの間に接
続されるEXORゲート１１１ないし１２７とを
含んで構成される。切換スイツチ１０１はデータ
入力と誤り検出フラグとを切換えるものである。
切換スイツチ１０１がデータ入力側に切換えられ
ると、82ビツトのパリテイビツトがクロツクパル
スに同期して、順次レジスタ１３１ないし１４７
に記憶される。そして、シンドロームレジスタ１
の各レジスタ１３１ないし１４７からその内容S0
ないしS81が読出しされて多数決回路２に与えら
れる。
（272、190）符号の誤り検出多数決回路の構成に
ついて説明する。シンドロームレジスタ１は第５
図に示すように、切換スイツチ１０１と複数のレ
ジスタ１３１ないし１４７と各レジスタの間に接
続されるEXORゲート１１１ないし１２７とを
含んで構成される。切換スイツチ１０１はデータ
入力と誤り検出フラグとを切換えるものである。
切換スイツチ１０１がデータ入力側に切換えられ
ると、82ビツトのパリテイビツトがクロツクパル
スに同期して、順次レジスタ１３１ないし１４７
に記憶される。そして、シンドロームレジスタ１
の各レジスタ１３１ないし１４７からその内容S0
ないしS81が読出しされて多数決回路２に与えら
れる。
多数決回路２はチエツクマトリクス回路３と加
算回路４と比較回路５とを含んで構成される。チ
エツクマトリクス回路３は第６図に示すように、
多数のEXORゲートを組合わせて構成され、シ
ンドロームレジスタ１の出力であるS0ないしS81
についてのマトリクス演算を行なう。このマトリ
クス演算の結果A0ないしA16は加算回路４に与え
られ、それぞれが加算される。その加算結果B0
は比較回路５に与えられ、予め定めるしきい値と
比較され、誤り検出フラグが出力される。
算回路４と比較回路５とを含んで構成される。チ
エツクマトリクス回路３は第６図に示すように、
多数のEXORゲートを組合わせて構成され、シ
ンドロームレジスタ１の出力であるS0ないしS81
についてのマトリクス演算を行なう。このマトリ
クス演算の結果A0ないしA16は加算回路４に与え
られ、それぞれが加算される。その加算結果B0
は比較回路５に与えられ、予め定めるしきい値と
比較され、誤り検出フラグが出力される。
第７図は第４図の各部のタイミング図である。
次に、第４図ないし第７図を参照して、従来の
誤り検出多数決回路の動作について説明する。ま
ず、シンドロームレジスタ１の内容をすべて
“０”にし、入力切換スイツチ１０１をデータ入
力側に切換える。そして、シンドロームレジスタ
１にクロツクパルスを加えながら、272ビツトの
データ、たとえば271個の“０”を入力した後、
272個目の“１”を入力する。すると、シンドロ
ームレジスタ１の内容は、S0＝１となり、S1〜
S81＝０となる。さらに、“０”を１ビツト入力す
ると、S1＝１となり、S0，S2〜S81＝０となる。
次に、切換スイツチ１０１を誤り検出フラグ側に
切換えて誤り検出・訂正を行なう。すなわち、シ
ンドロームレジスタ１の出力S0〜S81はチエツク
マトリクス回路３に与えられて、次の演算が行な
われる。
誤り検出多数決回路の動作について説明する。ま
ず、シンドロームレジスタ１の内容をすべて
“０”にし、入力切換スイツチ１０１をデータ入
力側に切換える。そして、シンドロームレジスタ
１にクロツクパルスを加えながら、272ビツトの
データ、たとえば271個の“０”を入力した後、
272個目の“１”を入力する。すると、シンドロ
ームレジスタ１の内容は、S0＝１となり、S1〜
S81＝０となる。さらに、“０”を１ビツト入力す
ると、S1＝１となり、S0，S2〜S81＝０となる。
次に、切換スイツチ１０１を誤り検出フラグ側に
切換えて誤り検出・訂正を行なう。すなわち、シ
ンドロームレジスタ１の出力S0〜S81はチエツク
マトリクス回路３に与えられて、次の演算が行な
われる。
A0＝S71S76
A1＝S17
A2＝S5S23
……
A15＝S18S19S26S57S59S70S73
A16＝S0S7S38S40S51S54S63
ここで、は排他的論理和を示す。このとき、
前述のごとく、S1＝１であり、S0，S2〜S81＝０
であるため、上述のマトリクス演算を行なうと、
A0〜A15＝０、A16＝１となる。チエツクマトリ
クス回路３の出力A0〜A16は加算回路４に与えら
れ、各項の加算が求められる。すなわち、加算結
果B0＝１となる。この加算結果B0は比較回路５
によつて予め定めるしきい値と比較され、誤り検
出フラグが出力される。
前述のごとく、S1＝１であり、S0，S2〜S81＝０
であるため、上述のマトリクス演算を行なうと、
A0〜A15＝０、A16＝１となる。チエツクマトリ
クス回路３の出力A0〜A16は加算回路４に与えら
れ、各項の加算が求められる。すなわち、加算結
果B0＝１となる。この加算結果B0は比較回路５
によつて予め定めるしきい値と比較され、誤り検
出フラグが出力される。
次のクロツクパルスが入力されると、シンドロ
ームレジスタ１の出力のうち、S2＝１となり、そ
の他は“０”となり、チエツクマトリクス回路３
の出力はA8＝１となり、その他は“０”となる。
以下、順次クロツクパルスを加えながら同じ動作
を271回繰返すと、272ビツトすべてのデータに対
して誤り検出・訂正が行なわれる。
ームレジスタ１の出力のうち、S2＝１となり、そ
の他は“０”となり、チエツクマトリクス回路３
の出力はA8＝１となり、その他は“０”となる。
以下、順次クロツクパルスを加えながら同じ動作
を271回繰返すと、272ビツトすべてのデータに対
して誤り検出・訂正が行なわれる。
［発明が解決しようとする問題点］
ところで、第４図に示した誤り検出多数決回路
において、データ１ビツトに対する誤り検出に要
する時間は、第７図に示すように、シンドローム
レジスタ１による遅延時間と、チエツクマトリク
ス回路３による遅延時間と、加算回路４による遅
延時間と、比較回路５による遅延時間の和とな
り、この検出時間がそのままシンドロームレジス
タ１の最大クロツク周波数を決定することにな
る。すなわち、クロツクパルスの周期をＴとする
と、データ272ビツトに対する誤り検出・訂正処
理時間は、272×TTとなり、多数決回路２の遅
延時間に大きく影響し、処理時間が長くなつてし
まう欠点があつた。
において、データ１ビツトに対する誤り検出に要
する時間は、第７図に示すように、シンドローム
レジスタ１による遅延時間と、チエツクマトリク
ス回路３による遅延時間と、加算回路４による遅
延時間と、比較回路５による遅延時間の和とな
り、この検出時間がそのままシンドロームレジス
タ１の最大クロツク周波数を決定することにな
る。すなわち、クロツクパルスの周期をＴとする
と、データ272ビツトに対する誤り検出・訂正処
理時間は、272×TTとなり、多数決回路２の遅
延時間に大きく影響し、処理時間が長くなつてし
まう欠点があつた。
それゆえに、この発明の主たる目的は、クロツ
クパルスの周波数を高くすることにより、誤り検
出・訂正処理時間を大幅に短縮し得る誤り検出多
数決回路を提供することである。
クパルスの周波数を高くすることにより、誤り検
出・訂正処理時間を大幅に短縮し得る誤り検出多
数決回路を提供することである。
［問題点を解決するための手段］
この発明は差集合巡回符号データに対する復号
化の際の誤り検出を行なう誤り検出多数決回路で
あつて、差集合巡回符号データが与えられるシン
ドロームレジスタと、シンドロームレジスタに入
力された差集合巡回符号データに基づいてマトリ
クス演算を行ない、演算結果を分割して出力する
マトリクス演算手段と、マトリクス演算手段によ
つて分割して出力された１クロツク前の前半の演
算結果を加算する第１の加算手段と、第１の加算
手段の加算結果とマトリクス演算手段から分割し
て出力された後半の演算結果とを記憶する記憶手
段と、記憶された第１の加算手段の加算結果と後
半の演算結果とを次のクロツクパルスによつて読
出してそれぞれ加算する第２の加算手段と、第２
の加算手段の出力と予め定めるしきい値とを比較
して誤り検出信号を出力する比較手段とから構成
される。
化の際の誤り検出を行なう誤り検出多数決回路で
あつて、差集合巡回符号データが与えられるシン
ドロームレジスタと、シンドロームレジスタに入
力された差集合巡回符号データに基づいてマトリ
クス演算を行ない、演算結果を分割して出力する
マトリクス演算手段と、マトリクス演算手段によ
つて分割して出力された１クロツク前の前半の演
算結果を加算する第１の加算手段と、第１の加算
手段の加算結果とマトリクス演算手段から分割し
て出力された後半の演算結果とを記憶する記憶手
段と、記憶された第１の加算手段の加算結果と後
半の演算結果とを次のクロツクパルスによつて読
出してそれぞれ加算する第２の加算手段と、第２
の加算手段の出力と予め定めるしきい値とを比較
して誤り検出信号を出力する比較手段とから構成
される。
［作用］
この発明に係る誤り検出多数決回路は、マトリ
クス演算された演算結果を分割し、分割した一方
を加算し、他方とともに記憶し、次のクロツクパ
ルスが与えられたときに、一方の加算結果と他方
との加算するようにしたので、遅延時間による影
響を少なくでき、クロツクパルスの周波数を高く
して誤り検出・訂正時間を短縮できる。
クス演算された演算結果を分割し、分割した一方
を加算し、他方とともに記憶し、次のクロツクパ
ルスが与えられたときに、一方の加算結果と他方
との加算するようにしたので、遅延時間による影
響を少なくでき、クロツクパルスの周波数を高く
して誤り検出・訂正時間を短縮できる。
［発明の実施例］
第１図はこの発明の一実施例の概略ブロツク図
であり、第２図は第１図に示したチエツクマトリ
クス回路の構成を示すブロツク図である。
であり、第２図は第１図に示したチエツクマトリ
クス回路の構成を示すブロツク図である。
第１図および第２図を参照して、この発明の一
実施例の構成について説明する。なお、第１図に
おけるシンドロームレジスタ１は前述の第４図お
よび第５図に示したものと同じものが用いられ
る。このシンドロームレジスタ１の出力S0〜S81
は多数決回路２０に与えられる。多数決回路２０
はチエツクマトリクス回路３０と第１の加算回路
４０と記憶回路５０と第２の加算回路６０と比較
回路７０とを含んで構成される。チエツクマトリ
クス回路３０は第２図に示すように、多数の
EXORゲートを組合わせて構成される。
実施例の構成について説明する。なお、第１図に
おけるシンドロームレジスタ１は前述の第４図お
よび第５図に示したものと同じものが用いられ
る。このシンドロームレジスタ１の出力S0〜S81
は多数決回路２０に与えられる。多数決回路２０
はチエツクマトリクス回路３０と第１の加算回路
４０と記憶回路５０と第２の加算回路６０と比較
回路７０とを含んで構成される。チエツクマトリ
クス回路３０は第２図に示すように、多数の
EXORゲートを組合わせて構成される。
なお、第２図に示したチエツクマトリクス回路
は、シンドロームレジスタ１の出力S0〜S81を
EXORゲートによつて加算するものであるが、
前述の第６図に示したチエツクマトリクス回路２
に比べて、１クロツク前のマトリクス演算を行な
つている。すなわち、現時刻におけるシンドロー
ムレジスタ１の内容をS0，S1，……，S80，S81と
し、１クロツク前の内容をS0（ｔ−１）、S1（ｔ−
１）、……、S80（ｔ−１）、S81（ｔ−１）とする
と、シンドロームレジスタ１を構成する各レジス
タ１３１ないし１４７の動作に注目すれば、 Sn＝So-1（ｔ−１） Sm＝Sn-1（ｔ−１）S81（ｔ−１） なる関係がある。ここで、ｍは第５図において
EXOR回路を入力に持つレジスタの番号であり、
ｎはそれ以外の番号であり、S-1（ｔ−１）は誤り
検出フラグである。このことを利用して、チエツ
クマトリクス回路３０は、次をマトリクス演算を
行なう。
は、シンドロームレジスタ１の出力S0〜S81を
EXORゲートによつて加算するものであるが、
前述の第６図に示したチエツクマトリクス回路２
に比べて、１クロツク前のマトリクス演算を行な
つている。すなわち、現時刻におけるシンドロー
ムレジスタ１の内容をS0，S1，……，S80，S81と
し、１クロツク前の内容をS0（ｔ−１）、S1（ｔ−
１）、……、S80（ｔ−１）、S81（ｔ−１）とする
と、シンドロームレジスタ１を構成する各レジス
タ１３１ないし１４７の動作に注目すれば、 Sn＝So-1（ｔ−１） Sm＝Sn-1（ｔ−１）S81（ｔ−１） なる関係がある。ここで、ｍは第５図において
EXOR回路を入力に持つレジスタの番号であり、
ｎはそれ以外の番号であり、S-1（ｔ−１）は誤り
検出フラグである。このことを利用して、チエツ
クマトリクス回路３０は、次をマトリクス演算を
行なう。
A0（ｔ−１）＝S70（ｔ−１）S75（ｔ−１）
A1（ｔ−１）＝S16（ｔ−１）
A2（ｔ−１）＝S4（ｔ−１）S22（ｔ−１）
……
A15(t-1)＝S17(t-1)S18(t-1)S25(t-1)S56(t-1)
S58(t-1)S69(t-1)S72(t-1)S81(t-1) A16(t-1)＝S-1(t-1)S6(t-1)S37(t-1)S39(t-1)S
50(t-1)S53(t-1)S62(t-1) チエツクマトリクス回路３０によるマトリクス
演算結果A0(t-1)〜A16(t-1)は、A0(t-1)〜A15(t
−１）とA16(t-1)とに分割され、A0(t-1)〜A15(t-
１）は加算回路４０によつてそれぞれが加算され
る。そして、加算結果Ｃ(t-1)はマトリクス演算
結果A16(t-1)とともに記憶回路５０に記憶され
る。そして、次のクロツクパルスが与えらると、
記憶回路５０の出力はA16，Ｃとなる。そして、
加算回路６０はA16とＣとを加算し、その加算結
果Ｂを比較回路７０に与える。比較回路７０は予
め定めるしきい値と加算結果Ｂとを比較し、誤り
検出フラグを出力する。
S58(t-1)S69(t-1)S72(t-1)S81(t-1) A16(t-1)＝S-1(t-1)S6(t-1)S37(t-1)S39(t-1)S
50(t-1)S53(t-1)S62(t-1) チエツクマトリクス回路３０によるマトリクス
演算結果A0(t-1)〜A16(t-1)は、A0(t-1)〜A15(t
−１）とA16(t-1)とに分割され、A0(t-1)〜A15(t-
１）は加算回路４０によつてそれぞれが加算され
る。そして、加算結果Ｃ(t-1)はマトリクス演算
結果A16(t-1)とともに記憶回路５０に記憶され
る。そして、次のクロツクパルスが与えらると、
記憶回路５０の出力はA16，Ｃとなる。そして、
加算回路６０はA16とＣとを加算し、その加算結
果Ｂを比較回路７０に与える。比較回路７０は予
め定めるしきい値と加算結果Ｂとを比較し、誤り
検出フラグを出力する。
第３図は第１図の各部のタイミング図である。
次に、第１図ないし第３図を参照して、この発
明の一実施例の具体的な動作について説明する。
まず、従来例と同様にして、シンドロームレジス
タ１の内容をすべてクリアして“０”にし、入力
スイツチ１０１をデータ入力側に切換える。そし
て、シンドロームレジスタ１にクロツクパルスを
加えながら、272ビツトのデータ、たとえば271個
の“０”を入力した後、272個目に“１”を入力
する。すると、シンドロームレジスタ１の内容
は、S0＝１となり、S1〜S81＝０となる。チエツ
クマトリクス回路３０はシンドロームレジスタ１
の出力S0〜S81に基づいて、A0(t-1)〜A16(t-1)
のマトリクス演算を行なう。その結果は、A10(t
−１）＝１となり、その他は“０”となる。さら
に、“０”を１ビツト入力すると、S1＝１となり、
S0およびS2〜S81＝０となる。このとき、A8(t-
１）＝１となり、その他は“０”となる。
明の一実施例の具体的な動作について説明する。
まず、従来例と同様にして、シンドロームレジス
タ１の内容をすべてクリアして“０”にし、入力
スイツチ１０１をデータ入力側に切換える。そし
て、シンドロームレジスタ１にクロツクパルスを
加えながら、272ビツトのデータ、たとえば271個
の“０”を入力した後、272個目に“１”を入力
する。すると、シンドロームレジスタ１の内容
は、S0＝１となり、S1〜S81＝０となる。チエツ
クマトリクス回路３０はシンドロームレジスタ１
の出力S0〜S81に基づいて、A0(t-1)〜A16(t-1)
のマトリクス演算を行なう。その結果は、A10(t
−１）＝１となり、その他は“０”となる。さら
に、“０”を１ビツト入力すると、S1＝１となり、
S0およびS2〜S81＝０となる。このとき、A8(t-
１）＝１となり、その他は“０”となる。
次に、入力切換スイツチ１０１を訂正側に切換
えて、クロツクパルスをシンドロームレジスタ１
を与えると、その出力はS2＝１となり、その他は
“０”となる。このとき、チエツクマトリクス回
路３０の出力はA4(t-1)＝１となり、その他は０
となる。次のクロツクパルスが加えられると、シ
ンドロームレジスタ１の出力はS3＝１となり、そ
の他は“０”となる。そして、チエツクマトリク
ス回路３０の出力はA14(t-1)＝１であり、その
他は“０”となつている。
えて、クロツクパルスをシンドロームレジスタ１
を与えると、その出力はS2＝１となり、その他は
“０”となる。このとき、チエツクマトリクス回
路３０の出力はA4(t-1)＝１となり、その他は０
となる。次のクロツクパルスが加えられると、シ
ンドロームレジスタ１の出力はS3＝１となり、そ
の他は“０”となる。そして、チエツクマトリク
ス回路３０の出力はA14(t-1)＝１であり、その
他は“０”となつている。
このチエツクマトリクス回路３０の出力のうち
A0(t-1)〜A15(t-1)は加算回路４０によつて加算
され、A16(t-1)は加算回路４０の加算出力Ｃ(t-
１）とともに記憶回路５０に記憶される。そして、
記憶回路５０の出力であるA16と加算回路４０の
加算結果Ｃは次のクロツクパルスに基づいて読出
され、加算回路６０によつて加算され、加算結果
Ｂが比較回路７０に与えられる。
A0(t-1)〜A15(t-1)は加算回路４０によつて加算
され、A16(t-1)は加算回路４０の加算出力Ｃ(t-
１）とともに記憶回路５０に記憶される。そして、
記憶回路５０の出力であるA16と加算回路４０の
加算結果Ｃは次のクロツクパルスに基づいて読出
され、加算回路６０によつて加算され、加算結果
Ｂが比較回路７０に与えられる。
したがつて、加算回路６０を出力は、第４図に
示した従来例の加算回路４の出力と等価なものと
する。すなわち、チエツクマトリクス回路３０
は、１つ目のクロツクパルスが入力されたとき、
A4(t-1)のみが“１”であり、その他は“０”で
あつたが、次のクロツクパルスによつて記憶回路
５０に記憶されると、A4＝１となり、これは従
来例における２つ目のクロツクパルスが入力され
たときのチエツクマトリクス回路３０の出力と同
じである。
示した従来例の加算回路４の出力と等価なものと
する。すなわち、チエツクマトリクス回路３０
は、１つ目のクロツクパルスが入力されたとき、
A4(t-1)のみが“１”であり、その他は“０”で
あつたが、次のクロツクパルスによつて記憶回路
５０に記憶されると、A4＝１となり、これは従
来例における２つ目のクロツクパルスが入力され
たときのチエツクマトリクス回路３０の出力と同
じである。
比較回路７０は前述の加算回路６０の加算結果
Ｂと予め定めるしきい値とを比較し、誤り検出フ
ラグS-1を出力する。この誤り検出フラグS-1はチ
エツクマトリクス回路３０に与えられ、チエツク
マトリクス回路３０はこの誤り検出フラグS-1と
シンドロームレジスタ１の出力S6，S37，S39，
S50，S53，S62とともに演算され、A16(t-1)を出
力する。
Ｂと予め定めるしきい値とを比較し、誤り検出フ
ラグS-1を出力する。この誤り検出フラグS-1はチ
エツクマトリクス回路３０に与えられ、チエツク
マトリクス回路３０はこの誤り検出フラグS-1と
シンドロームレジスタ１の出力S6，S37，S39，
S50，S53，S62とともに演算され、A16(t-1)を出
力する。
上述のごとく、この実施例によれば、チエツク
マトリクス回路３０の出力をA0(t-1)〜A15(t-1)
とA16（ｔ−１）とに分割し、A0(t-1)〜A15(t-1)
をそれぞれ加算回路４０で加算し、加算結果Ｃ(t
−１）をA16(t-1)とともに記憶回路５０に記憶し、
次のクロツクパルスにより読出すことにより、
A16、Ｃの出力を得ることができる。これに対し
て、従来例では、第７図に示したように、シンド
ロームレジスタ１、チエツクマトリクス回路３、
加算回路４および比較回路５のそれぞれの遅延時
間が累積し、これらの累積した遅延時間が１クロ
ツクパルスの周期内になるようにクロクパルスの
周波数を定める必要があり、クロツクパルスの周
波数を高くすることができず、誤り検出・訂正時
間が長くなつてしまつていた。しかし、この発明
の一実施例では、１クロツクパルス前のクロツク
パルス期間に、シンドロームレジスタ１の読出し
とチエツクマトリクス回路３０の演算と加算回路
４０の加算を行なえばよく、記憶回路５０からの
読出しと加算回路６０の加算と比較回路７０によ
る比較は、次のクロツクパルス期間に行なえばよ
く、各クロツクパルス期間における遅延時間が短
かくなるため、実質的にクロツクパルスの周波数
を高めることができ、処理時間を短縮できる。
マトリクス回路３０の出力をA0(t-1)〜A15(t-1)
とA16（ｔ−１）とに分割し、A0(t-1)〜A15(t-1)
をそれぞれ加算回路４０で加算し、加算結果Ｃ(t
−１）をA16(t-1)とともに記憶回路５０に記憶し、
次のクロツクパルスにより読出すことにより、
A16、Ｃの出力を得ることができる。これに対し
て、従来例では、第７図に示したように、シンド
ロームレジスタ１、チエツクマトリクス回路３、
加算回路４および比較回路５のそれぞれの遅延時
間が累積し、これらの累積した遅延時間が１クロ
ツクパルスの周期内になるようにクロクパルスの
周波数を定める必要があり、クロツクパルスの周
波数を高くすることができず、誤り検出・訂正時
間が長くなつてしまつていた。しかし、この発明
の一実施例では、１クロツクパルス前のクロツク
パルス期間に、シンドロームレジスタ１の読出し
とチエツクマトリクス回路３０の演算と加算回路
４０の加算を行なえばよく、記憶回路５０からの
読出しと加算回路６０の加算と比較回路７０によ
る比較は、次のクロツクパルス期間に行なえばよ
く、各クロツクパルス期間における遅延時間が短
かくなるため、実質的にクロツクパルスの周波数
を高めることができ、処理時間を短縮できる。
［発明の効果］
以上のように、この発明によれば、マトリクス
演算手段の出力を分割し、その一方を加算して他
方とともに記憶し、次のクロツクパルスに基づい
て読出すようにしたので、遅延時間によるクロツ
クパルスへの影響を半減することができ、約２倍
の周波数のクロツクパルスでも動作が可能とな
り、誤り検出・訂正時間を短縮することができ
る。
演算手段の出力を分割し、その一方を加算して他
方とともに記憶し、次のクロツクパルスに基づい
て読出すようにしたので、遅延時間によるクロツ
クパルスへの影響を半減することができ、約２倍
の周波数のクロツクパルスでも動作が可能とな
り、誤り検出・訂正時間を短縮することができ
る。
第１図はこの発明の一実施例の概略ブロツク図
である。第２図は第１図に示したチエツクマトリ
クス回路の構成を示すブロツク図である。第３図
は第１図の各部のタイミング図である。第４図は
従来の誤り検出多数決回路の概略ブロツク図であ
る。第５図は第４図に示したシンドロームレジス
タの構成を示すブロツク図である。第６図は第４
図に示したチエツクマトリクス回路の構成を示す
ブロツク図である。第７図は第４図の各部のタイ
ミング図である。第８図はクロツクと各ブロツク
の遅延の関係を示す図である。 図において、１はシンドロームレジスタ、２０
は多数決回路、３０はチエツクマトリクス回路、
４０は第１の加算回路、５０は記憶回路、６０は
第２の加算回路、７０は比較回路を示す。
である。第２図は第１図に示したチエツクマトリ
クス回路の構成を示すブロツク図である。第３図
は第１図の各部のタイミング図である。第４図は
従来の誤り検出多数決回路の概略ブロツク図であ
る。第５図は第４図に示したシンドロームレジス
タの構成を示すブロツク図である。第６図は第４
図に示したチエツクマトリクス回路の構成を示す
ブロツク図である。第７図は第４図の各部のタイ
ミング図である。第８図はクロツクと各ブロツク
の遅延の関係を示す図である。 図において、１はシンドロームレジスタ、２０
は多数決回路、３０はチエツクマトリクス回路、
４０は第１の加算回路、５０は記憶回路、６０は
第２の加算回路、７０は比較回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 差集合巡回符号データに対する復号化の際の
誤り検出を行なう誤り検出多数決回路であつて、 前記差集合巡回符号データが与えられるシンド
ロームレジスタ、 前記シンドロームレジスタに入力された差集合
巡回符号データに基づいて、マトリクス演算を行
ない、演算結果を分割して出力するマトリクス演
算手段、 前記マトリクス演算手段によつて分割して出力
された１クロツク前の前半の演算結果を加算する
第１の加算手段、 前記第１の加算手段の加算結果と前記マトリク
ス演算手段から分割して出力された後半の演算結
果を記憶する記憶手段、 前記記憶手段に記憶された前記第１の加算手段
の加算結果と前記後半の演算結果を次のクロツク
パルスによつて読出してそれぞれを加算する第２
の加算手段、および 前記第２の加算手段の出力としきい値とを比較
して誤り検出信号を出力する比較手段を備えた、
誤り検出多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61310858A JPS63161733A (ja) | 1986-12-25 | 1986-12-25 | 誤り検出多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61310858A JPS63161733A (ja) | 1986-12-25 | 1986-12-25 | 誤り検出多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63161733A JPS63161733A (ja) | 1988-07-05 |
| JPH0342021B2 true JPH0342021B2 (ja) | 1991-06-25 |
Family
ID=18010234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61310858A Granted JPS63161733A (ja) | 1986-12-25 | 1986-12-25 | 誤り検出多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161733A (ja) |
-
1986
- 1986-12-25 JP JP61310858A patent/JPS63161733A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63161733A (ja) | 1988-07-05 |
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