JPH0342513B2 - - Google Patents
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- JPH0342513B2 JPH0342513B2 JP57227296A JP22729682A JPH0342513B2 JP H0342513 B2 JPH0342513 B2 JP H0342513B2 JP 57227296 A JP57227296 A JP 57227296A JP 22729682 A JP22729682 A JP 22729682A JP H0342513 B2 JPH0342513 B2 JP H0342513B2
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- JP
- Japan
- Prior art keywords
- conductivity type
- film
- impurities
- type
- ion implantation
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、２層ポリシリコン構造１トランジ
スタ型のMOSダイナミツクRAMセルにおいて、
キヤパシタの部分の不純物ドープ層を第１層ポリ
シリコンとの自己整合によつて形成するようにし
た半導体メモリ素子の製造方法に関する。
スタ型のMOSダイナミツクRAMセルにおいて、
キヤパシタの部分の不純物ドープ層を第１層ポリ
シリコンとの自己整合によつて形成するようにし
た半導体メモリ素子の製造方法に関する。
（従来技術）
従来の２層ポリシリコン構造を用いた、１トラ
ンジスタ型MOSダイナミツクRAMセルの構造を
第１図について説明する。この第１図において、
１は、シリコン単結晶基板で、２は、フイールド
酸化膜、３は、アクテイブ領域に形成された第１
のゲート酸化膜、４は、高濃度に不純物を含むポ
リシリコンによつて形成された第１のゲート電極
である。
ンジスタ型MOSダイナミツクRAMセルの構造を
第１図について説明する。この第１図において、
１は、シリコン単結晶基板で、２は、フイールド
酸化膜、３は、アクテイブ領域に形成された第１
のゲート酸化膜、４は、高濃度に不純物を含むポ
リシリコンによつて形成された第１のゲート電極
である。
第１のゲート酸化膜３および、第１のゲート電
極４によつて構成される部分はMOSキヤパシタ
となり、電荷を蓄えて情報を記憶する。蓄える電
荷を増加する目的でキヤパシタ部分の基板にＰ型
およびＮ型の不純物イオンのドープが行なわれ
る。
極４によつて構成される部分はMOSキヤパシタ
となり、電荷を蓄えて情報を記憶する。蓄える電
荷を増加する目的でキヤパシタ部分の基板にＰ型
およびＮ型の不純物イオンのドープが行なわれ
る。
なお、５は、第２のゲート酸化膜、６は、第２
層ポリシリコン、７は、N+拡散層、８は、絶縁
膜であり、この絶縁膜８上には保護膜１１が形成
されている。
層ポリシリコン、７は、N+拡散層、８は、絶縁
膜であり、この絶縁膜８上には保護膜１１が形成
されている。
このＰ型およびＮ型不純物ドープ領域は、次の
ような条件を満たさなければならない。
ような条件を満たさなければならない。
(1) Ｐ型不純物ドープ層５２の端部１０２は、Ｎ
型不純物ドープ層５１の端部１０１よりもトラ
ンスフアゲート側にはみ出してはならない。も
し、はみ出すと、キヤパシタ部分とトランスフ
アゲートの間に電位障壁ができ、信号の書き込
みおよび読み出しが不能になりメモリ動作をし
なくなる。
型不純物ドープ層５１の端部１０１よりもトラ
ンスフアゲート側にはみ出してはならない。も
し、はみ出すと、キヤパシタ部分とトランスフ
アゲートの間に電位障壁ができ、信号の書き込
みおよび読み出しが不能になりメモリ動作をし
なくなる。
(2) Ｎ型不純物ドープ層５１の端部１０１は、ト
ランスフアゲート側にはみ出してはならない。
これはトランスフアゲートのゲート長が小さい
とき特に重要で、はみ出しによる実効ゲート長
の縮小がトランスフアゲートのデーリング特性
を悪化させ、メモリの記憶保持時間が短くな
る。
ランスフアゲート側にはみ出してはならない。
これはトランスフアゲートのゲート長が小さい
とき特に重要で、はみ出しによる実効ゲート長
の縮小がトランスフアゲートのデーリング特性
を悪化させ、メモリの記憶保持時間が短くな
る。
従来のメモリセルにおいて上記２点を考慮し、
メモリセルのパタン設計を行なう場合、あらかじ
め合わせ余裕Ｍ１およびＭ２を取らなければなら
ない（第２図参照）。
メモリセルのパタン設計を行なう場合、あらかじ
め合わせ余裕Ｍ１およびＭ２を取らなければなら
ない（第２図参照）。
この第２図は、従来のセルのＰ型およびＮ型不
純物ドープ用イオンインプラマスクパターンの関
係を示す説明図である。この第２図において、３
１は、Ｐ型不純物ドープ用マスクパターン、３２
は、Ｎ型不純物ドープ用マスク、３３は、トラン
スフアゲート、３４は、キヤパシタである。
純物ドープ用イオンインプラマスクパターンの関
係を示す説明図である。この第２図において、３
１は、Ｐ型不純物ドープ用マスクパターン、３２
は、Ｎ型不純物ドープ用マスク、３３は、トラン
スフアゲート、３４は、キヤパシタである。
マスク合わせに等倍反射プロジエクシヨンアラ
イナを用いた場合、マスク層間の合わせ誤差は通
常±0.5μｍ程あるので、合わせ余裕Ｍ１，Ｍ２と
しては、熱処理工程における不純物の拡散も考慮
して1μｍ程度必要となる。したがつて、従来の
メモリセルでは、トランスフアゲート３３とＰ型
不純物ドープ用マスクパターン３１との余裕は、
2μｍ程度必要であり、高集積化において大きな
障害となつている。
イナを用いた場合、マスク層間の合わせ誤差は通
常±0.5μｍ程あるので、合わせ余裕Ｍ１，Ｍ２と
しては、熱処理工程における不純物の拡散も考慮
して1μｍ程度必要となる。したがつて、従来の
メモリセルでは、トランスフアゲート３３とＰ型
不純物ドープ用マスクパターン３１との余裕は、
2μｍ程度必要であり、高集積化において大きな
障害となつている。
（発明の目的）
この発明は、上記従来の欠点を除去するために
なされたもので、Ｐ型およびＮ型不純物イオンイ
ンプラテーシヨン用の２枚のマスクが不要とな
り、工程の短縮化および工程の簡略化を期するこ
とができるとともに、高集積化が可能で、しかも
同一チツプ面積で設計するとキヤパシタ面積を大
きくできα線や外部雑音に対する誤動作を防止し
歩留り向上に寄与できる半導体メモリ素子の製造
方法を提供することを目的とする。
なされたもので、Ｐ型およびＮ型不純物イオンイ
ンプラテーシヨン用の２枚のマスクが不要とな
り、工程の短縮化および工程の簡略化を期するこ
とができるとともに、高集積化が可能で、しかも
同一チツプ面積で設計するとキヤパシタ面積を大
きくできα線や外部雑音に対する誤動作を防止し
歩留り向上に寄与できる半導体メモリ素子の製造
方法を提供することを目的とする。
（発明の構成）
この発明では、第一導電型の半導体基板の一主
面に薄い誘電体膜を形成し、次に前記一主面の半
導体基板内に第一導電型の不純物を深く、第二導
電型の不純物を浅くイオン注入して第一導電型及
び第二導電型のイオン注入領域を形成し、次に前
記誘電体膜上に導電性薄膜を形成し、次に前記導
電性薄膜上の所定の位置にレジストパターンを形
成し、次に前記レジストパターンをマスクとし
て、選択的に前記導電性薄膜、前記誘電体膜、前
記第二導電型イオン注入領域、前記第一導電型イ
オン注入領域を一回の異方性エツチングにより除
去することで段差を形成し、次に前記レジストパ
ターン除去後に、前記導電性薄膜上及び前記段差
部を含む前記基板のエツチングされた表面上に第
二導電型の不純物を高濃度に含む絶縁膜を形成し
た後、異方性エツチングにより前記段差部に側壁
状の絶縁膜を選択的に残置させ、加熱処理を施す
ことにより前記絶縁膜より前記段差側壁部に第二
導電型の不純物を固相拡散させ、第二導電型の拡
散層を形成する。
面に薄い誘電体膜を形成し、次に前記一主面の半
導体基板内に第一導電型の不純物を深く、第二導
電型の不純物を浅くイオン注入して第一導電型及
び第二導電型のイオン注入領域を形成し、次に前
記誘電体膜上に導電性薄膜を形成し、次に前記導
電性薄膜上の所定の位置にレジストパターンを形
成し、次に前記レジストパターンをマスクとし
て、選択的に前記導電性薄膜、前記誘電体膜、前
記第二導電型イオン注入領域、前記第一導電型イ
オン注入領域を一回の異方性エツチングにより除
去することで段差を形成し、次に前記レジストパ
ターン除去後に、前記導電性薄膜上及び前記段差
部を含む前記基板のエツチングされた表面上に第
二導電型の不純物を高濃度に含む絶縁膜を形成し
た後、異方性エツチングにより前記段差部に側壁
状の絶縁膜を選択的に残置させ、加熱処理を施す
ことにより前記絶縁膜より前記段差側壁部に第二
導電型の不純物を固相拡散させ、第二導電型の拡
散層を形成する。
（発明の実施例）
以下、この発明の実施例について図面に基づき
説明する。第３図はこの発明の実施例により製造
された素子の平面図であり、第４図は第３図のＡ
−Ａ線に沿つて切断して示す断面図である。この
第３図および第４図の両図において、第１図と同
一部分には同一符号を付して述べることにする。
説明する。第３図はこの発明の実施例により製造
された素子の平面図であり、第４図は第３図のＡ
−Ａ線に沿つて切断して示す断面図である。この
第３図および第４図の両図において、第１図と同
一部分には同一符号を付して述べることにする。
この第３図、第４図において、１はシリコン単
結晶基板、２はフイールド酸化膜、３は第１のゲ
ート酸化膜、４は第１のゲート電極であり、第１
のゲート酸化膜３と第１のゲート電極４はキヤパ
シタを構成している。
結晶基板、２はフイールド酸化膜、３は第１のゲ
ート酸化膜、４は第１のゲート電極であり、第１
のゲート酸化膜３と第１のゲート電極４はキヤパ
シタを構成している。
このキヤパシタの下の基板中には、キヤパシタ
の容量を増大させる目的で、4006nｍ程度の深さ
にＰ型不純物ドープ層５２および100nｍ程度の
浅い位置にＮ型不純物ドープ層５１が形成されて
いる。
の容量を増大させる目的で、4006nｍ程度の深さ
にＰ型不純物ドープ層５２および100nｍ程度の
浅い位置にＮ型不純物ドープ層５１が形成されて
いる。
キヤパシタ以外のアクテイブ領域には、Ｐ型お
よびＮ型不純物ドープ層５２および５１が残らな
いように堀り下げられていて、堀り下げられた基
板の側壁にはＮ型不純物層５３が形成されてい
る。
よびＮ型不純物ドープ層５２および５１が残らな
いように堀り下げられていて、堀り下げられた基
板の側壁にはＮ型不純物層５３が形成されてい
る。
キヤパシタに隣接して第２のゲート酸化膜５お
よび第２のゲート電極６から構成されるトランス
フアゲートが設けられている。さらに、トランス
フアゲートに隣接して信号入出力用のN+拡散層
７が形成され、ビツト線につながつている。
よび第２のゲート電極６から構成されるトランス
フアゲートが設けられている。さらに、トランス
フアゲートに隣接して信号入出力用のN+拡散層
７が形成され、ビツト線につながつている。
一方、トランスフアゲート電極となる第２のゲ
ート電極６はコンタクトホール９を介してアルミ
で形成されるワード線１０に接続されている。な
お、８は絶縁膜、１１はその上に形成された保護
膜である。
ート電極６はコンタクトホール９を介してアルミ
で形成されるワード線１０に接続されている。な
お、８は絶縁膜、１１はその上に形成された保護
膜である。
次に、上述した半導体メモリ素子としてのトラ
ンジスタ型MOSダイナミツクRAMセルの製造方
法について（この発明の一実施例について）、第
５図ａないし第５図ｆの工程説明図により説明す
る。
ンジスタ型MOSダイナミツクRAMセルの製造方
法について（この発明の一実施例について）、第
５図ａないし第５図ｆの工程説明図により説明す
る。
まず、第５図ａに示すように、Ｐ型シリコン単
結晶基板１上に選択酸化法により膜厚700nｍの
フイールド酸化膜２を形成した後、アクテイブ領
域に膜厚20nｍの第１のゲート酸化膜３を形成
し、この第１のゲート酸化膜３を通してアクテイ
ブ領域全域にボロンＢおよびヒ素Asをイオンイ
ンプラテーシヨンを行ない、Ｐ型不純物ドープ層
５２およびＮ型不純物ドープ層５１を形成する。
結晶基板１上に選択酸化法により膜厚700nｍの
フイールド酸化膜２を形成した後、アクテイブ領
域に膜厚20nｍの第１のゲート酸化膜３を形成
し、この第１のゲート酸化膜３を通してアクテイ
ブ領域全域にボロンＢおよびヒ素Asをイオンイ
ンプラテーシヨンを行ない、Ｐ型不純物ドープ層
５２およびＮ型不純物ドープ層５１を形成する。
次に、第１のゲート電極４となるポリシリコン
をCVD法を用い、350nｍの膜厚に成長する。こ
の際、ポリシリコンに導電性を持たすため、リン
Ｐやヒ素Asを高濃度にドープする。
をCVD法を用い、350nｍの膜厚に成長する。こ
の際、ポリシリコンに導電性を持たすため、リン
Ｐやヒ素Asを高濃度にドープする。
第５図ｂに示すように、第１のゲート電極４と
なる部分にのみ光蝕刻技術を用い、レジストパタ
ーン２１を残す。このレジストパターン２１をマ
スクとして反応性イオンエツチヤーを用い、第１
のゲート電極４となる部分以外のポリシリコンお
よび第１のゲート酸化膜およびＮ型不純物ドープ
層５１およびＰ型不純物ドープ層５２を連続して
エツチングする。
なる部分にのみ光蝕刻技術を用い、レジストパタ
ーン２１を残す。このレジストパターン２１をマ
スクとして反応性イオンエツチヤーを用い、第１
のゲート電極４となる部分以外のポリシリコンお
よび第１のゲート酸化膜およびＮ型不純物ドープ
層５１およびＰ型不純物ドープ層５２を連続して
エツチングする。
この際、第１のゲート酸化膜３は20nｍ程度と
薄いので酸化膜に対するエツチングレートは小さ
くしておけば、レジストパターン２１におおわれ
ていないフイールド酸化膜の膜べりをおさえるこ
とができる。
薄いので酸化膜に対するエツチングレートは小さ
くしておけば、レジストパターン２１におおわれ
ていないフイールド酸化膜の膜べりをおさえるこ
とができる。
一方、Ｐ型およびＮ型不純物ドープ層５１，５
２はイオンインプラテーシヨン直後で熱拡散によ
る効果がないため比較的浅く形成されており、こ
の実施例においては、350nｍ程度のシリコン基
板をエツチングすることにより、Ｐ型およびＮ型
不純物ドープ層５１，５２は、除去される。
２はイオンインプラテーシヨン直後で熱拡散によ
る効果がないため比較的浅く形成されており、こ
の実施例においては、350nｍ程度のシリコン基
板をエツチングすることにより、Ｐ型およびＮ型
不純物ドープ層５１，５２は、除去される。
以上のようなエツチングを行なうことにより、
第５図ｃのようにＰ型およびＮ型不純物ドープ層
５１，５２がキヤパシタ部のみに形成される。
第５図ｃのようにＰ型およびＮ型不純物ドープ層
５１，５２がキヤパシタ部のみに形成される。
次に、第５図ｄに示すようにPSG（リンシリカ
ガラス）２２をCVD法により全面に、100nｍ成
長させる。PSG２２中のリン濃度は後の熱処理
条件との兼合いで設定されるものであるが、この
実施例ではP2O25wt％とした、段差部分における
被覆性をよくするため減圧CVD法を用いるのが
望ましい。
ガラス）２２をCVD法により全面に、100nｍ成
長させる。PSG２２中のリン濃度は後の熱処理
条件との兼合いで設定されるものであるが、この
実施例ではP2O25wt％とした、段差部分における
被覆性をよくするため減圧CVD法を用いるのが
望ましい。
また、PSG２２中からリンが拡散するのを極
力押さえるため、成長温度は350℃以下にするの
が望ましい。
力押さえるため、成長温度は350℃以下にするの
が望ましい。
全面につけられたPSG２２を異方性エツチン
グが可能な反応性イオンエツチヤーにより全面エ
ツチングし、段差部分のみ残す（第５図参照）。
グが可能な反応性イオンエツチヤーにより全面エ
ツチングし、段差部分のみ残す（第５図参照）。
このとき、アクテイブ領域とフイールド酸化膜
の境界ではいわゆるバーズビークとよばれるテー
パが生じているので、この部分には、PSG２２
は残らない。また、フイールド酸化膜上の段差部
分にもPSG２２が残るが、これは別に差しつか
えない。
の境界ではいわゆるバーズビークとよばれるテー
パが生じているので、この部分には、PSG２２
は残らない。また、フイールド酸化膜上の段差部
分にもPSG２２が残るが、これは別に差しつか
えない。
次に、800℃N2雰囲気中で20分熱処理を施し、
第５図ｅに示すようにPSG２２から基板にリン
Ｐを拡散し、アクテイブ領域の段差部分にＮ型不
純物ドープ層５３を形成する。このＮ型不純物ド
ープ層５３はキヤパシタ部分に隣接して形成され
るトランスフアゲートとの間に電位障壁が生じな
いようにするためのものである。
第５図ｅに示すようにPSG２２から基板にリン
Ｐを拡散し、アクテイブ領域の段差部分にＮ型不
純物ドープ層５３を形成する。このＮ型不純物ド
ープ層５３はキヤパシタ部分に隣接して形成され
るトランスフアゲートとの間に電位障壁が生じな
いようにするためのものである。
Ｎ型不純物ドープ層５３を形成した後PSG２
２を緩衝フツ酸溶液により除去し、第５図ｆに示
すように第２のゲート酸化膜５を300nｍの膜厚
に形成する。その上に第２のゲート電極６となる
不純物を高濃度に含むポリシリコンをCVD法に
より全面に成長させ、光蝕刻技術によりトランス
フアゲート電極６のレジストパターンを形成し、
このレジストパターンをマスクとしポリシリコン
をCF4ガスを用いたドライエツチヤーにより、エ
ツチングする。
２を緩衝フツ酸溶液により除去し、第５図ｆに示
すように第２のゲート酸化膜５を300nｍの膜厚
に形成する。その上に第２のゲート電極６となる
不純物を高濃度に含むポリシリコンをCVD法に
より全面に成長させ、光蝕刻技術によりトランス
フアゲート電極６のレジストパターンを形成し、
このレジストパターンをマスクとしポリシリコン
をCF4ガスを用いたドライエツチヤーにより、エ
ツチングする。
レジスト除去後、さらにポリシリコンパターン
をマスクとし、第２のゲート酸化膜５をエツチン
グする。次に全面にヒ素Asをイオンインプラテ
ーシヨンし露出しているアクテイブ領域にN+拡
散層７を形成する。
をマスクとし、第２のゲート酸化膜５をエツチン
グする。次に全面にヒ素Asをイオンインプラテ
ーシヨンし露出しているアクテイブ領域にN+拡
散層７を形成する。
この後、第５図ａ〜第５図ｆでは図示されてい
ないが全体に絶縁膜８をPSGで形成し、コンタ
クトホールを光蝕刻技術により開孔し、配線用の
アルミ１０（第３図）を全面に蒸着し、光蝕刻技
術を用い配線パタンを形成する。最後に、保護膜
１１（第４図）を形成する。
ないが全体に絶縁膜８をPSGで形成し、コンタ
クトホールを光蝕刻技術により開孔し、配線用の
アルミ１０（第３図）を全面に蒸着し、光蝕刻技
術を用い配線パタンを形成する。最後に、保護膜
１１（第４図）を形成する。
以上説明したように、一実施例では、キヤパシ
タ部分のＰ型およびＮ型不純物ドープ層５１，５
２がキヤパシタ電極（第１層ポリシリコン）を形
成する際、キヤパシタ電極との自己整合により同
時に形成されるので、次の利点が生じる。
タ部分のＰ型およびＮ型不純物ドープ層５１，５
２がキヤパシタ電極（第１層ポリシリコン）を形
成する際、キヤパシタ電極との自己整合により同
時に形成されるので、次の利点が生じる。
第１に、キヤパシタ部分にＰ型およびＮ型不純
物をイオンインプラテーシヨンする際、選択的な
イオンインプラテーシヨンが不要なため、Ｐ型お
よびＮ型不純物イオンインプラテーシヨン用の２
枚のマスクが不要になり、工程短縮および工程の
簡略化が図れる。
物をイオンインプラテーシヨンする際、選択的な
イオンインプラテーシヨンが不要なため、Ｐ型お
よびＮ型不純物イオンインプラテーシヨン用の２
枚のマスクが不要になり、工程短縮および工程の
簡略化が図れる。
第２に、従来必要であつた合わせ余裕（第２図
参照）Ｍ１，Ｍ２が全く不要となり、高集積化が
可能となり、チツプ面積を小さくすることがで
き、コスト低減に寄与する。
参照）Ｍ１，Ｍ２が全く不要となり、高集積化が
可能となり、チツプ面積を小さくすることがで
き、コスト低減に寄与する。
また、同一チツプ面積で設計を行なえばキヤパ
シタ面積を大きくとることができるので、α線や
外部雑音に対する誤動作を防止でき、歩留り向上
に寄与する。
シタ面積を大きくとることができるので、α線や
外部雑音に対する誤動作を防止でき、歩留り向上
に寄与する。
なお、上記一実施例では、キヤパシタをシリコ
ン酸化膜によつて構成したが、窒化シリコン膜な
どの誘電体を用いれば、同一の膜厚で単位面積当
たりの容量が増大し、よりよい効果が得られる。
ン酸化膜によつて構成したが、窒化シリコン膜な
どの誘電体を用いれば、同一の膜厚で単位面積当
たりの容量が増大し、よりよい効果が得られる。
また、ゲート電極はポリシリコンに限らず、
MoSi2などのメタルシリサイドを用いることもで
きる。
MoSi2などのメタルシリサイドを用いることもで
きる。
さらに、一実施例ではビツト線を拡散層、ワー
ド線をアルミで形成しているが、この組み合わせ
に限らず、キヤパシタに隣接してトランスフアゲ
ート、さらに隣接して信号入出力用の拡散層とい
う構造であれば、たとえば、ビツト線をポリシリ
コンで形成することやビツト線をアルミ、ワード
線をメタルシリサイドで形成しても、同様の効果
が得られる。
ド線をアルミで形成しているが、この組み合わせ
に限らず、キヤパシタに隣接してトランスフアゲ
ート、さらに隣接して信号入出力用の拡散層とい
う構造であれば、たとえば、ビツト線をポリシリ
コンで形成することやビツト線をアルミ、ワード
線をメタルシリサイドで形成しても、同様の効果
が得られる。
以上のように、この発明の半導体メモリ素子の
製造方法によれば、キヤパシタ部分の第一導電型
及び第二導電型イオン注入領域（Ｐ型不純物ドー
プ層とＮ型不純物ドープ層）が、キヤパシタを構
成する導電性薄膜（第１ゲート電極）との自己整
合によつて形成されるようにしたので、Ｐ型およ
びＮ型不純物イオンプラテーシヨン用の２枚のマ
スクが不要となり、工程の短縮化および工程の簡
略化を期することができる。
製造方法によれば、キヤパシタ部分の第一導電型
及び第二導電型イオン注入領域（Ｐ型不純物ドー
プ層とＮ型不純物ドープ層）が、キヤパシタを構
成する導電性薄膜（第１ゲート電極）との自己整
合によつて形成されるようにしたので、Ｐ型およ
びＮ型不純物イオンプラテーシヨン用の２枚のマ
スクが不要となり、工程の短縮化および工程の簡
略化を期することができる。
また、高集積化が可能で、しかも同一チツプ面
積で設計すると、キヤパシタ面積を大きくできα
線や外部雑音に対する誤動作を防止し、歩留り向
上に寄与できるものである。
積で設計すると、キヤパシタ面積を大きくできα
線や外部雑音に対する誤動作を防止し、歩留り向
上に寄与できるものである。
第１図は従来の１トランジスタ型２層ポリシリ
コン構造のダイナミツクRAMセルの断面図、第
２図は従来のセルのＰ型およびＮ型不純物ドープ
用イオンインプラテーシヨンマスクパタンの関係
を示す説明図、第３図はこの発明の一実施例によ
り製造された半導体メモリ素子の平面図、第４図
は第３図のＡ−Ａ線における断面図、第５図ａな
いし第５図ｆはこの発明の半導体メモリ素子の製
造方法の一実施例を説明する断面図である。 １……Ｐ型シリコン単結晶基板、３……第１の
ゲート酸化膜、４……第１のゲート電極、５……
第２のゲート酸化膜、６……第２のゲート電極、
２１……レジストパターン、２２……PSG、５
１……Ｎ型不純物ドープ層、５２……Ｐ型不純物
ドープ層、５３……Ｎ型不純物ドープ層。
コン構造のダイナミツクRAMセルの断面図、第
２図は従来のセルのＰ型およびＮ型不純物ドープ
用イオンインプラテーシヨンマスクパタンの関係
を示す説明図、第３図はこの発明の一実施例によ
り製造された半導体メモリ素子の平面図、第４図
は第３図のＡ−Ａ線における断面図、第５図ａな
いし第５図ｆはこの発明の半導体メモリ素子の製
造方法の一実施例を説明する断面図である。 １……Ｐ型シリコン単結晶基板、３……第１の
ゲート酸化膜、４……第１のゲート電極、５……
第２のゲート酸化膜、６……第２のゲート電極、
２１……レジストパターン、２２……PSG、５
１……Ｎ型不純物ドープ層、５２……Ｐ型不純物
ドープ層、５３……Ｎ型不純物ドープ層。
Claims (1)
- １ 第一導電型の半導体基板の一主面に薄い誘電
体膜を形成し、次に前記一主面の半導体基板内に
第一導電型の不純物を深く、第二導電型の不純物
を浅くイオン注入して第一導電型及び第二導電型
のイオン注入領域を形成し、次に前記誘電体膜上
に導電性薄膜を形成し、次に前記導電性薄膜上の
所定の位置にレジストパターンを形成し、次に前
記レジストパターンをマスクとして、選択的に前
記導電性薄膜、前記誘電体膜、前記第二導電型イ
オン注入領域、前記第一導電型イオン注入領域を
一回の異方性エツチングにより除去することで段
差を形成し、次に前記レジストパターン除去後
に、前記導電性薄膜上及び前記段差部を含む前記
基板のエツチングされた表面上に第二導電型の不
純物を高濃度に含む絶縁膜を形成した後、異方性
エツチングにより前記段差部に側壁状の絶縁膜を
選択的に残置させ、加熱処理を施すことにより前
記絶縁膜より前記段差側壁部に第二導電型の不純
物を固相拡散させ、第二導電型の拡散層を形成す
ることを特徴とする半導体メモリ素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227296A JPS59121866A (ja) | 1982-12-28 | 1982-12-28 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227296A JPS59121866A (ja) | 1982-12-28 | 1982-12-28 | 半導体メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121866A JPS59121866A (ja) | 1984-07-14 |
| JPH0342513B2 true JPH0342513B2 (ja) | 1991-06-27 |
Family
ID=16858586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227296A Granted JPS59121866A (ja) | 1982-12-28 | 1982-12-28 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121866A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093702A (en) * | 1988-11-28 | 1992-03-03 | Nec Electronics, Inc. | Method of alignment for semiconductor memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645066A (en) * | 1979-09-19 | 1981-04-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and manufacture therefor |
| JPS5649555A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor memory and manufacture thereof |
| JPS5685853A (en) * | 1979-12-14 | 1981-07-13 | Hitachi Ltd | Manufacture of semiconductor device |
-
1982
- 1982-12-28 JP JP57227296A patent/JPS59121866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121866A (ja) | 1984-07-14 |
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