JPH0342528B2 - - Google Patents
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- JPH0342528B2 JPH0342528B2 JP56137304A JP13730481A JPH0342528B2 JP H0342528 B2 JPH0342528 B2 JP H0342528B2 JP 56137304 A JP56137304 A JP 56137304A JP 13730481 A JP13730481 A JP 13730481A JP H0342528 B2 JPH0342528 B2 JP H0342528B2
- Authority
- JP
- Japan
- Prior art keywords
- channel fet
- fet
- frequency divider
- divider circuit
- power supply
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はダイナミツク分周回路に関する。従来
電子時計のようにCMOS LSIを用いる装置にお
いては、標準信号をつくるための発振器の発振周
波数が1MHz以上の時は高い周波数部の分周回路
としてダイナミツク分周回路を用いるのが一般的
であり、これによつて高速応答性と抵消費電力性
が得られていた。ダイナミツク分周回路と発振回
路との接続は第１図に示すものが一般的であつ
た。すなわち発振回路２の出力をインバータ４で
増幅し、増幅された出力をダイナミツク分周回路
８に与えていた。しかしながらこのような構成を
とるとインバータ４の貫通電流とダイナミツク分
周回路８の入力寄生容量１６の充放電電流が無駄
な電流となつてしまう。そこで第２図に示すよう
に発振回路２とダイナミツク分周回路８とを直結
して発振回路出力を直接ダイナミツク分周回路８
に与える構成が考えられた。このように構成する
と第１図に於けるインバータ４の部分の無駄な電
流を除くと同時に寄生容量１６を発振回路２の出
力容量に組み込めるため、寄生容量１６の充放電
電流の無駄もなくすことが出来る。しかし、ダイ
ナミツク分周回路８の入力信号振巾が問題とな
る。
電子時計のようにCMOS LSIを用いる装置にお
いては、標準信号をつくるための発振器の発振周
波数が1MHz以上の時は高い周波数部の分周回路
としてダイナミツク分周回路を用いるのが一般的
であり、これによつて高速応答性と抵消費電力性
が得られていた。ダイナミツク分周回路と発振回
路との接続は第１図に示すものが一般的であつ
た。すなわち発振回路２の出力をインバータ４で
増幅し、増幅された出力をダイナミツク分周回路
８に与えていた。しかしながらこのような構成を
とるとインバータ４の貫通電流とダイナミツク分
周回路８の入力寄生容量１６の充放電電流が無駄
な電流となつてしまう。そこで第２図に示すよう
に発振回路２とダイナミツク分周回路８とを直結
して発振回路出力を直接ダイナミツク分周回路８
に与える構成が考えられた。このように構成する
と第１図に於けるインバータ４の部分の無駄な電
流を除くと同時に寄生容量１６を発振回路２の出
力容量に組み込めるため、寄生容量１６の充放電
電流の無駄もなくすことが出来る。しかし、ダイ
ナミツク分周回路８の入力信号振巾が問題とな
る。
即ち、発振回路２の低消費電力化のため発振回
路用増幅器の増幅率を小さくしたり、電源電圧を
小さくしたりすると必然的に発振回路の出力振巾
が小さくなりその結果はダイナミツク分周回路の
動作不安をもたらしてしまう。第３図は一般の
１／Ｎダイナミツク分周回路の特性図で横軸は電
源電圧、縦軸は分周回路が正常動作するための最
低入力信号振巾を示している。特性曲線６は、分
周回路をある周波数の入力の分周に用いた場合で
あつてＶ字型をしている。分周回路に印加される
電源電圧VDDが変化してＶ字特性の先端が指す横
軸上の値を取る時、分周回路を動作させるのに必
要な最低入力信号振幅eINP-Pnioが極小になる。後
述のように、ダイナミツク分周回路は自走する性
質があり、自走周波数は電源電圧によつて異な
る。入力周波数を分周比で割つた周波数が自走周
波数の大きさであるような電源電圧の横軸位置
に、Ｖ字の先端が来る。電源電圧がその値の時に
は、上記のような入力周波数と自走周波数が整合
するから、必要な入力信号の振幅はＶ字の先端の
値でよい。電源電圧がこの値から左右に動くと自
走周波数が変化し、入力周波数と自走周波数の整
合がずれる。そのため必要な最低入力信号振幅が
急速に増加してＶ字特性となる。一方、電子時計
等の機器では、構成上入力信号振幅が電源電圧と
一定の関係にある場合がある。かりに入力信号振
幅が電源電圧に等しい場合と、入力信号振幅が電
源電圧の２分の１である場合について、入力信号
振幅を第３図に記入して見ると、２本の斜線
eINP-P＝VDDおよびeINP-P＝１／２VDDとなる。特性曲 線が示すようにダイナミツク分周回路は入力信号
振巾が電源電圧と等しい振巾を有している時は
V1からV4迄の電源電圧に対して応答するが、入
力信号振巾が電源電圧の1/2になると応答範囲は
V2からV3迄と非常に狭くなつてしまうことが判
つており、このような状況では実際に用いる電源
電圧に分周回路の応答する領域を合わせるのが困
難であり、又電源電圧の変動に対しても動作不安
が生じやすい。
路用増幅器の増幅率を小さくしたり、電源電圧を
小さくしたりすると必然的に発振回路の出力振巾
が小さくなりその結果はダイナミツク分周回路の
動作不安をもたらしてしまう。第３図は一般の
１／Ｎダイナミツク分周回路の特性図で横軸は電
源電圧、縦軸は分周回路が正常動作するための最
低入力信号振巾を示している。特性曲線６は、分
周回路をある周波数の入力の分周に用いた場合で
あつてＶ字型をしている。分周回路に印加される
電源電圧VDDが変化してＶ字特性の先端が指す横
軸上の値を取る時、分周回路を動作させるのに必
要な最低入力信号振幅eINP-Pnioが極小になる。後
述のように、ダイナミツク分周回路は自走する性
質があり、自走周波数は電源電圧によつて異な
る。入力周波数を分周比で割つた周波数が自走周
波数の大きさであるような電源電圧の横軸位置
に、Ｖ字の先端が来る。電源電圧がその値の時に
は、上記のような入力周波数と自走周波数が整合
するから、必要な入力信号の振幅はＶ字の先端の
値でよい。電源電圧がこの値から左右に動くと自
走周波数が変化し、入力周波数と自走周波数の整
合がずれる。そのため必要な最低入力信号振幅が
急速に増加してＶ字特性となる。一方、電子時計
等の機器では、構成上入力信号振幅が電源電圧と
一定の関係にある場合がある。かりに入力信号振
幅が電源電圧に等しい場合と、入力信号振幅が電
源電圧の２分の１である場合について、入力信号
振幅を第３図に記入して見ると、２本の斜線
eINP-P＝VDDおよびeINP-P＝１／２VDDとなる。特性曲 線が示すようにダイナミツク分周回路は入力信号
振巾が電源電圧と等しい振巾を有している時は
V1からV4迄の電源電圧に対して応答するが、入
力信号振巾が電源電圧の1/2になると応答範囲は
V2からV3迄と非常に狭くなつてしまうことが判
つており、このような状況では実際に用いる電源
電圧に分周回路の応答する領域を合わせるのが困
難であり、又電源電圧の変動に対しても動作不安
が生じやすい。
そこで第４図のような回路構成によつて応答性
を改善することも考えられた。第４図において発
振回路２の出力はコンデンサ１０，１２で直流分
を除込され、ダイナミツク分周回路８のＰチヤネ
ルFET入力PINとＮチヤネルFET入力NINに別々
に入力される。バイアス回路１４はＰチヤネル
FET用バイアス信号とＮチヤネルFET用バイア
ス信号をつくり高抵抗１８，２０を介してPIN，
NINにそれぞれバイアス信号を与える。第５図は
一般の1/8ダイナミツク分周回路の例で、入力信
号源に結合されるＰチヤネルFET２２と同様に
結合されるＮチヤネルFET２４のゲート電極は
分離されている。第６図は第４図のバイアス回路
１４の詳細図例で基準電流電源部２６の基準電流
情報が電圧に変換されてカレントミラー部２８か
ら出力される。基準電流部２６は電源電圧変動に
対して安定であるため、VDDとPOUT間の電圧及び
VSSとNOUT間の電圧は電源電圧変動に対して安定
となる。従つて第５図のダイナミツク分周回路の
ＰチヤネルFET群２２とＮチヤネルFET群２４
のゲートソース間電圧の直流分は電源電圧に対し
て安定となる。
を改善することも考えられた。第４図において発
振回路２の出力はコンデンサ１０，１２で直流分
を除込され、ダイナミツク分周回路８のＰチヤネ
ルFET入力PINとＮチヤネルFET入力NINに別々
に入力される。バイアス回路１４はＰチヤネル
FET用バイアス信号とＮチヤネルFET用バイア
ス信号をつくり高抵抗１８，２０を介してPIN，
NINにそれぞれバイアス信号を与える。第５図は
一般の1/8ダイナミツク分周回路の例で、入力信
号源に結合されるＰチヤネルFET２２と同様に
結合されるＮチヤネルFET２４のゲート電極は
分離されている。第６図は第４図のバイアス回路
１４の詳細図例で基準電流電源部２６の基準電流
情報が電圧に変換されてカレントミラー部２８か
ら出力される。基準電流部２６は電源電圧変動に
対して安定であるため、VDDとPOUT間の電圧及び
VSSとNOUT間の電圧は電源電圧変動に対して安定
となる。従つて第５図のダイナミツク分周回路の
ＰチヤネルFET群２２とＮチヤネルFET群２４
のゲートソース間電圧の直流分は電源電圧に対し
て安定となる。
その結果第４図の構成をとるとダイナミツク分
周回路の応答特性は第７図の曲線３２，３４，３
６のようになり、これらは同じ周波数で動作させ
たものである。特性曲線３２，３４，３６は第６
図における抵抗３０によつて選ばれ、該抵抗３０
が最適値にセツトされた時に特性は曲線３２とな
る。そして一般の特性曲線６よりもすぐれている
ことは明らかであるが、ダイナミツク分周回路の
低消費電力化、そのための低電源電圧化という面
では問題が残されている。
周回路の応答特性は第７図の曲線３２，３４，３
６のようになり、これらは同じ周波数で動作させ
たものである。特性曲線３２，３４，３６は第６
図における抵抗３０によつて選ばれ、該抵抗３０
が最適値にセツトされた時に特性は曲線３２とな
る。そして一般の特性曲線６よりもすぐれている
ことは明らかであるが、ダイナミツク分周回路の
低消費電力化、そのための低電源電圧化という面
では問題が残されている。
又、発振回路２の出力をＨもしくはＬに固定す
るとダイナミツク分周回路８は自走発振する。第
８図は縦軸を自走発振周波数、横軸を電源電圧と
したグラフである。自走周波数は電源電圧を上げ
ていくと急激に上昇して行きやがてなだらかに下
降する。この状況を第５図を用いて説明する。
るとダイナミツク分周回路８は自走発振する。第
８図は縦軸を自走発振周波数、横軸を電源電圧と
したグラフである。自走周波数は電源電圧を上げ
ていくと急激に上昇して行きやがてなだらかに下
降する。この状況を第５図を用いて説明する。
FET群２２，２４は電源電圧VDDの変動に対し
て安定にバイアスされているため、GDDをスイー
プさせても流し得る電流はほとんど変化しない。
これに対しゲート電極が前段の出力端に接続され
ているＰチヤネルFET群３９及びＮチヤネル
FET群４０はゲートソース間電圧がVDDと共に変
化する。そこでVDDが大きな領域ではFET群３
９，４０が流し得る電流はFET群２２，２４に
比べて十分大きい。従つてダイナミツク分周回路
の各段を流れる電流はFET２２，２４によつて
決定され、かつFET群２２，２４は定電流源的
に動作するので、VDDの増加につれてFET３９，
４０のゲート寄生容量の電荷が増加した分の充放
電に余分の時間がかかり、自走周波数はVDDの増
加とともにゆるやかに減少する。一方VDDが小さ
な領域ではFET群３９，４０が流し得る電流が
小さくなり、ダイナミツク分周回路の各段を流れ
る電流がFET群３９，４０によつて決定される
ようになるので、自走周波数はVDDが小さくなる
につれて急激に低くなる。第８図の点３８から左
に向けて引いた水平線が縦軸と交わる点の自走周
波数fruoの分周比倍の入力周波数を分周させた場
合、ダイナミツク分周回路の応答特性は第９図の
ようになる。第８図の点３８から垂直に下した破
線が横軸と交わる点の電源電圧VDDにおいては入
力周波数と自走周波数が整合しているから、第９
図に見るように必要な最小入力信号振幅eINP-Pnio
は非常に小さくてよい。このVDDがこの値から増
加して右に動くと、第８図のように自走周波数は
若干右下りになるものの、ほぼ平坦である。すな
わち入力周波数と自走周波数の整合がそれほど外
れない。従つて第９図のように、破線より右の
VDD範囲では最小入力信号振幅はあまり変化せ
ず、小さくてよいのである。しかしVDDが破線よ
り左に来ると、前述のように第８図にて自走周波
数が垂下する。従つて入力周波数と自走周波数の
差が開いて、必要な最小入力信号振幅が急造し、
第９図のようなＬ字型の特性になるのである。第
９図では特性曲線が１本示されているが、これは
第７図では特性曲線３２に相当する。前述のよう
に、第６図のバイアス回路の抵抗３０を調節して
バイアス電圧を変えると、特性曲線は第７図の３
４，３６へと移動するが、これはバイアスを浅く
していつた場合である。バイアスを浅くすると分
周回路のFETのドレイン電流が減り、前述のゲ
ート寄生容量の電荷の充放電時間が延び、自走周
波数が低下する。すなわち第８図にて自走周波数
特性曲線が下方に平行的に移動する。入力周波数
が点３８相当でそのままなら、入力周波数と自走
周波数が食い違つてくるため、第７図にて特性曲
線３２だつたものが３４，３６のように上方、す
なわち必要な入力信号振幅が増える方向へ移動す
る。逆にバイアスを深くすると、第８図の特性曲
線が上方に移動し、当初、点３８相当だつた入力
周波数は破線の左側の垂下部分で特性曲線と交わ
ることになり、最小入力信号振幅特性曲線は第９
図のようなＬ字型でなく、Ｖ字型に近い形が左端
にありＶ字右辺の上部から平坦部が右に伸びる特
性曲線となる。それでは第３図に示される従来の
Ｖ字型に近いことになる。前述のようにバイアス
回路の抵抗を調節して、第７図の特性曲線３２の
状態で分週回路を動作させるのが、最も好ましい
のである。
て安定にバイアスされているため、GDDをスイー
プさせても流し得る電流はほとんど変化しない。
これに対しゲート電極が前段の出力端に接続され
ているＰチヤネルFET群３９及びＮチヤネル
FET群４０はゲートソース間電圧がVDDと共に変
化する。そこでVDDが大きな領域ではFET群３
９，４０が流し得る電流はFET群２２，２４に
比べて十分大きい。従つてダイナミツク分周回路
の各段を流れる電流はFET２２，２４によつて
決定され、かつFET群２２，２４は定電流源的
に動作するので、VDDの増加につれてFET３９，
４０のゲート寄生容量の電荷が増加した分の充放
電に余分の時間がかかり、自走周波数はVDDの増
加とともにゆるやかに減少する。一方VDDが小さ
な領域ではFET群３９，４０が流し得る電流が
小さくなり、ダイナミツク分周回路の各段を流れ
る電流がFET群３９，４０によつて決定される
ようになるので、自走周波数はVDDが小さくなる
につれて急激に低くなる。第８図の点３８から左
に向けて引いた水平線が縦軸と交わる点の自走周
波数fruoの分周比倍の入力周波数を分周させた場
合、ダイナミツク分周回路の応答特性は第９図の
ようになる。第８図の点３８から垂直に下した破
線が横軸と交わる点の電源電圧VDDにおいては入
力周波数と自走周波数が整合しているから、第９
図に見るように必要な最小入力信号振幅eINP-Pnio
は非常に小さくてよい。このVDDがこの値から増
加して右に動くと、第８図のように自走周波数は
若干右下りになるものの、ほぼ平坦である。すな
わち入力周波数と自走周波数の整合がそれほど外
れない。従つて第９図のように、破線より右の
VDD範囲では最小入力信号振幅はあまり変化せ
ず、小さくてよいのである。しかしVDDが破線よ
り左に来ると、前述のように第８図にて自走周波
数が垂下する。従つて入力周波数と自走周波数の
差が開いて、必要な最小入力信号振幅が急造し、
第９図のようなＬ字型の特性になるのである。第
９図では特性曲線が１本示されているが、これは
第７図では特性曲線３２に相当する。前述のよう
に、第６図のバイアス回路の抵抗３０を調節して
バイアス電圧を変えると、特性曲線は第７図の３
４，３６へと移動するが、これはバイアスを浅く
していつた場合である。バイアスを浅くすると分
周回路のFETのドレイン電流が減り、前述のゲ
ート寄生容量の電荷の充放電時間が延び、自走周
波数が低下する。すなわち第８図にて自走周波数
特性曲線が下方に平行的に移動する。入力周波数
が点３８相当でそのままなら、入力周波数と自走
周波数が食い違つてくるため、第７図にて特性曲
線３２だつたものが３４，３６のように上方、す
なわち必要な入力信号振幅が増える方向へ移動す
る。逆にバイアスを深くすると、第８図の特性曲
線が上方に移動し、当初、点３８相当だつた入力
周波数は破線の左側の垂下部分で特性曲線と交わ
ることになり、最小入力信号振幅特性曲線は第９
図のようなＬ字型でなく、Ｖ字型に近い形が左端
にありＶ字右辺の上部から平坦部が右に伸びる特
性曲線となる。それでは第３図に示される従来の
Ｖ字型に近いことになる。前述のようにバイアス
回路の抵抗を調節して、第７図の特性曲線３２の
状態で分週回路を動作させるのが、最も好ましい
のである。
実際の実施例では、CMOSFETのスレツシヨ
ルド電圧を0.3Vとし、4.1OMHzを分周させる条
件下では第８図の点３８のVDDは約1.2Vであつ
た。又消費電力は分周回路のVDDを1.1Vとして1/
１６分周器構成とした場合で約0.45.μwとなつてい
る。
ルド電圧を0.3Vとし、4.1OMHzを分周させる条
件下では第８図の点３８のVDDは約1.2Vであつ
た。又消費電力は分周回路のVDDを1.1Vとして1/
１６分周器構成とした場合で約0.45.μwとなつてい
る。
しかしながら原振を32KHzとする腕時計用LSI
においては回路消費電力がすでに0.15μw程度に
なつており、上記ダイナミツク分周回路の消費電
力は大きすぎると言わざるを得ない。そこで消費
電力を下げるためにダイナミツク分周回路の電源
電圧を下げる必要が生じるが第８，９図に示すよ
うに現状では動作不安を起してしまう。又ダイナ
ミツク分周回路を構成するFETのスレツシヨル
ド電圧を一律に例えば0.1V位迄下げてしまえば
より低電圧でも作動するはずであるが、IC製作
プロセス上スレツシヨルド電圧のバラツキが激し
く動作不安、異常電流増等の悪影響が出てしま
う。
においては回路消費電力がすでに0.15μw程度に
なつており、上記ダイナミツク分周回路の消費電
力は大きすぎると言わざるを得ない。そこで消費
電力を下げるためにダイナミツク分周回路の電源
電圧を下げる必要が生じるが第８，９図に示すよ
うに現状では動作不安を起してしまう。又ダイナ
ミツク分周回路を構成するFETのスレツシヨル
ド電圧を一律に例えば0.1V位迄下げてしまえば
より低電圧でも作動するはずであるが、IC製作
プロセス上スレツシヨルド電圧のバラツキが激し
く動作不安、異常電流増等の悪影響が出てしま
う。
本発明は上記の諸問題点を解消するものでダイ
ナミツク分周回路の電源電圧をさらに下げるため
になされたものである。
ナミツク分周回路の電源電圧をさらに下げるため
になされたものである。
以下本発明の実施例を前述の一般例による第５
図に基づき説明する。第５図に於いて、ゲート電
極が入力信号源に結合されるＰチヤネルFET群
２２及びＮチヤネルFET群２４のスレツシヨル
ド電圧は従来通りの値とし、ゲート電極が前段の
出力端に結合されるＰチヤネルFET群３９及び
ＮチヤネルFET群４０のスレツシヨルド電圧を
FET群２２，２４のスレツシヨルド電圧よりも
小さく（デイプレツシヨン側に）設定したもので
ある。
図に基づき説明する。第５図に於いて、ゲート電
極が入力信号源に結合されるＰチヤネルFET群
２２及びＮチヤネルFET群２４のスレツシヨル
ド電圧は従来通りの値とし、ゲート電極が前段の
出力端に結合されるＰチヤネルFET群３９及び
ＮチヤネルFET群４０のスレツシヨルド電圧を
FET群２２，２４のスレツシヨルド電圧よりも
小さく（デイプレツシヨン側に）設定したもので
ある。
このようにすると、第５図のFET群２２，２
４の流し得る電流値よりもFET群３９，４０の
流し得る電流値が十分大きい領域が低電源電圧領
域迄及ぶため、自走周波数特性は第１０図に示す
特性曲線４２から４４に改善され、それに伴つて
応答特性は第１１図にい示す特性曲線４６から４
８に改善される。又FET群３９，４０のスレツ
シヨルド電圧を例えば0.1Vに設定した場合はバ
ラツキが大きくなるが、FET群２２，２４のス
レツシヨルド電圧は比較的高目に設定してあるた
め貫通電流の生じる恐れは少ない。
４の流し得る電流値よりもFET群３９，４０の
流し得る電流値が十分大きい領域が低電源電圧領
域迄及ぶため、自走周波数特性は第１０図に示す
特性曲線４２から４４に改善され、それに伴つて
応答特性は第１１図にい示す特性曲線４６から４
８に改善される。又FET群３９，４０のスレツ
シヨルド電圧を例えば0.1Vに設定した場合はバ
ラツキが大きくなるが、FET群２２，２４のス
レツシヨルド電圧は比較的高目に設定してあるた
め貫通電流の生じる恐れは少ない。
又FET群２２，２４のスレツシヨルド電圧を
第６図のバイアス回路のFETのスレツシヨルド
電圧と同じに出来るので力トレンミラー動作も問
題ない。これはダイナミツク分周回路のFETの
スレツシヨルド電圧を一律に低くした場合との大
きな差である。
第６図のバイアス回路のFETのスレツシヨルド
電圧と同じに出来るので力トレンミラー動作も問
題ない。これはダイナミツク分周回路のFETの
スレツシヨルド電圧を一律に低くした場合との大
きな差である。
FET群２２，２４とFET群３９，４０とのス
レツシヨルド電圧を変えることは、不純物を選択
的にチヤネルドープする技術で容易に実現出来
る。
レツシヨルド電圧を変えることは、不純物を選択
的にチヤネルドープする技術で容易に実現出来
る。
第１２図は第５図の分周回路の他の実施例を示
す構成例でこのように構成を変えても効果に変り
はない。
す構成例でこのように構成を変えても効果に変り
はない。
以上述べたように本発明によればダイナミツク
分周回路を低電圧で用いることが出来、低消費電
力化に顕著な効果がある。
分周回路を低電圧で用いることが出来、低消費電
力化に顕著な効果がある。
第１図、第２図、第４図は従来の発振回路のダ
イナミツク分周回路の接続図、第３図、第７図、
第８図、第９図は従来のダイナミツク分周回路の
特性図、第５図は従来例及び本発明の実施例を説
明するためのダイナミツク分周回路図、第６図は
第４図に用いるバイアス回路図、第１０図、第１
１図は第５図の特性図、第１２図は本発明の他の
実施例を示すダイナミツク分周回路図である。 ２２……第１のＰチヤネルFET、３９……第
２のＰチヤネルFET、２４……第１のＮチヤネ
ルFET、４０……第２のＮチヤネルFET。
イナミツク分周回路の接続図、第３図、第７図、
第８図、第９図は従来のダイナミツク分周回路の
特性図、第５図は従来例及び本発明の実施例を説
明するためのダイナミツク分周回路図、第６図は
第４図に用いるバイアス回路図、第１０図、第１
１図は第５図の特性図、第１２図は本発明の他の
実施例を示すダイナミツク分周回路図である。 ２２……第１のＰチヤネルFET、３９……第
２のＰチヤネルFET、２４……第１のＮチヤネ
ルFET、４０……第２のＮチヤネルFET。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極が入力信号源に結合される第１の
ＰチヤネルFETと、ゲート電極が前段の出力端
に結合される第２のＰチヤネルFETと、ゲート
電極が入力信号源に結合される第１のＮチヤネル
FETと、ゲート電極が前段の出力端に結合され
る第２のＮチヤネルFETとを電源線間に直列に
接続し、前記第１もしくは第２のＰチヤネル
FETと前記第１もしくは第２のＮチヤネルFET
との接続点を出力端とする回路を複数段有するダ
イナミツク分周回路において、 電源電圧の変動に関わらず電源電圧からのバイ
アス幅が各一定である２種類のバイアス電圧を発
生するバイアス回路を設け、これらのバイアス電
圧を前記第１のＰチヤネルFETおよび前記第１
のＮチヤネルFETのゲート電極にそれぞれ与え
るとともに、 前記第２のＰチヤネルFETと前記第２のＮチ
ヤネルFETには、スレツシヨルド電圧が前記第
１のＰチヤネルFETと前記第1NチヤネルFETの
スレツシヨルド電圧よりもデイプレツシヨン側に
あるものを配置したことを特徴とするダイナミツ
ク分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13730481A JPS5839121A (ja) | 1981-09-01 | 1981-09-01 | ダイナミツク分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13730481A JPS5839121A (ja) | 1981-09-01 | 1981-09-01 | ダイナミツク分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839121A JPS5839121A (ja) | 1983-03-07 |
| JPH0342528B2 true JPH0342528B2 (ja) | 1991-06-27 |
Family
ID=15195553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13730481A Granted JPS5839121A (ja) | 1981-09-01 | 1981-09-01 | ダイナミツク分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839121A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303928A (ja) * | 1988-06-01 | 1989-12-07 | Nec Corp | ダイナミック型分周器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54155753A (en) * | 1978-05-30 | 1979-12-08 | Nippon Precision Circuits | Cyclic pusle generator circuit |
-
1981
- 1981-09-01 JP JP13730481A patent/JPS5839121A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5839121A (ja) | 1983-03-07 |
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