JPH0342721A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、デジタルデータを処理する情報処理装置に係
り、特に可変長命令を用いてパイプライン処理を行うマ
イクロプロセッサに関し、パイプライン処理の待機状態
を減少させ、処理速度を向上させる情報処理装置を提供
することを目的とし、 複数の単位長処理データを一時的に格納する命令バッフ
ァと、ｎ個の前記単位長処理データを同時にデコードす
る命令デコーダと、前記処理データの転送制御を行うメ
モリ管理ユニットと前記メモリ管理ユニットから転送さ
れたｎ個の前記単位要処理データを一時的に格納すると
ともに前記命令バッファに転送する第１転送手段と、前
記命令バッファから転送されたｎ個の前記単位長処理デ
ータを一時的に格納するとともに前記命令デコーダに転
送する第２転送手段と、を備えた情報処理装置において
、前記第１転送手段内の特定の前記単位長処理データが
いまだ前記命令バッファに転送されていない場合に、前
記特定の処理データを前記命令バッファを介することな
く前記第２転送手段へ転送可能なバイパス転送手段を備
えて構成する。

〔産業上の利用分野〕

本発明は、デジタルデータを処理する情報処理装置に係
り、特に可変長命令を用いてパイプライン処理を行うマ
イクロプロセッサに関する。

通常、マイクロプロセッサにおいて処理を高速化するた
めの手法として、パイプライン処理および命令ブリフェ
ッチが用いられている。

パイプライン処理は、同じような処理を繰り返すような
場合に一つの演算が終了する前に次の演算を開始して複
数の演算をオーバーラツプさせながら実行することによ
りハードウェアで高速化を図る手法である。命令ブリフ
ェッチは、次に処理されるべき命令をあらかじめ読込ん
でおく、いわゆる先読込みの手法である。

パイプライン処理と命令ブリフェッチを並列に行うマイ
クロプロセッサにおいては、パイプライン処理は高速で
あるが、命令ブリフェッチの遅れおよびそれに伴う命令
デコーダへの命令転送の遅れによりパイプライン処理が
待機状態となり、全体としてみた命令処理速度は向上し
ないという問題を生じている。したがって、パイプライ
ン処理の待機状態をできるかぎり減少させるように、効
率良く命令ブリフェッチおよび命令デコーダへの命令転
送を行う必要がある。

〔従来の技術〕

第３図に従来のマイクロプロセッサのブロック図を示す
。ここで、命令デコーダの処理は４個の単位命令ビット
列ごとに行われるものとする。

マイクロプロセッサ１は、単位命令ビット列群を一時的
に格納するｍ個のレジスタＲ１〜Ｒｏ］を有する命令バ
ッファ２と、単位命令ビット列群を同時にデコードする
命令デコーダ３と、図示しないメモリ内の単位命令ビッ
ト列の転送処理制御を行うメモリ管理ユニット４と、メ
モリ管理ユニット４より転送された複数の単位命令ビッ
ト列を一時的に格納し命令バッファ２に転送する第１転
送手段５と、命令バッファ２から命令デコーダ３に単位
命令ビット列群を同時に転送する第２転送手段６と、を
備えている。

概要動作は次の通りである。メモリ管理ユニット４から
、順次単位命令ビット列が第１転送手段５に転送される
。第１転送手段５はそれらの単位命令ビット列群を一時
的に格納し、メモリ管理ユニット４の図示しない書込指
示信号により、順次命令バッファ２に書き込んでゆく。

さらに、命令バッファ２に書込まれた単位命令ビット列
は、第２転送回路６に転送される。第２転送回路６では
、単位命令ビット列群が格納されると、命令デコーダ３
に転送し、命令のデコードを行う。

第４図に命令処理実行サイクルの説明図を示す。

ここで、Ａ、Ｂ、Ｃ，ＤＳＥ、Ｆ、Ｇ、Ｈは、それぞれ
単位命令ビット列を示しており、この順番で処理が行わ
れるものとする。また、Ｘは単位命令ビット列が無いこ
とを示している。

第１命令デコードステージＤＣ１においては、すでに単
位命令ビット列群（Ａ、Ｂ、Ｃ，Ｄ）が第２転送手段に
取り込まれているので、第２転送手段６から命令デコー
ダ３に単位命令ビット列群（Ａ、Ｂ、Ｃ，Ｄ）が出力さ
れ、デコードされる。

ここで、このマイクロプロセッサにおいては可変長命令
を取り扱っているので、単位命令ビ・ソト列ＣおよびＤ
は単位命令ビット列ＡおよびＢとは異なる命令に属する
ものであることが判別されると、再び命令バッファ２か
ら第２転送手段６に単位命令ビット列ＣおよびＤが転送
される。このとき、命令のデコードは４個の単位命令ビ
ット列ごとに行われるので、単位命令ビット列Ｃおよび
Ｄと同時にデコードされるべき単位命令ビット列Ｅおよ
びＦが第２転送手段６に転送されていなければならない
。しかし、単位命令ビット列ＥおよびＦは、第１転送手
段に格納されており、いまだ命令バッファ２には転送さ
れていないので、第２転送手段は取り込むことができな
い。よって、単位命令ビット列Ｃ・およびＤのみの処理
データとなるので処理することができず、無効データと
なる。そのため、第２デコードステージＤＣ２は待機状
態（ＷＡ　Ｉ　Ｔ）となり、以後のパイプライン処理も
待機状態となる。

以上のように、命令バッファ２内には有効な命令ビット
列が十分準備されなければ、命令デコーダ３に対して転
送は行われない。すなわち、単位命令ビット列群が準備
されないと、命令デコーダ３に転送は行われない。また
、十分な準備が行われない場合には、無効なデータ、例
えば（Ｃ，Ｄ。

Ｘ、Ｘ）は完全に無効なデータとしてそのまま転送され
ていた。

〔発明が解決しようとする課題〕

上記従来例においては、通常は命令バッファに４個の単
位命令ビット列が格納されるまでは命令デコーダに単位
命令ビット列が転送されることはなく、また、転送され
る場合であっても、完全に無効なデータとして転送され
るため、パイプライン処理において待機状態を生じてし
まうという問題点があった。

そこで、本発明は、パイプライン処理の待機状態を減少
させ、処理速度を向上させる情報処理装置を提供するこ
とを目的とする。

〔課題を解決するための手段〕

上記課題に鑑み、本発明は、複数の単位長処理データを
一時的に格納する命令バッファ（２）と、ｎ個の前記単
位長処理データを同時にデコードする命令デコーダ（３
）と、前記処理データの転送制御を行うメモリ管理ユニ
ット（４）と、前記メモリ管理ユニット（４）から転送
されたｎ個の前記単位長処理データを一時的に格納する
とともに前記命令バッファ（２）に転送する第１転送手
段（５）と、前記命令バッファ（２）から転送されたｎ
個の前記単位長処理データを一時的に格納するとともに
前記命令デコーダ（３）に転送する第２転送手段（６）
と、を備えた情報処理装置において、前記第↓転送手段
（５）内の特定の前記単位長処理データがいまだ前記命
令バッファ（２）に転送されていない場合に、前記特定
の単位長処理データを前記命令バッファ（２）を介する
ことなく前記第２転送手段（６）へ転送可能なパイμ〔
作用〕 本発明によれば、デコードに必要な単位長処理データの
一部がいまだ第１転送手段から命令バッファに転送され
ていない場合、バイパス転送手段により、当該単位長処
理データは第１転送手段から命令バッファを介すること
なく、直接第２転送手段に転送される。

〔実施例〕

第１図乃至第２図を参照して本発明の実施例について詳
細に説明する。

第１図に情報処理装置のブロック図を示す。第３図の従
来例と同一の部分には同一の符号を付し、詳細な説明は
省略する。

第３図の従来例と異なる点は、メモリ管理ユニット４に
単位命令ビット列の命令バッファ２への転送時に有効信
号７を出力するように構成した点と、有効信号７に基づ
いて各単位命令ビット列がいずれに格納されているかの
格納情報を保持するとともに単位命令ビット列のバイパ
ス転送を行うか否かを判定しバイパス転送と通常の転送
を選択し実行する判定選択手段８と、バイパス転送を行
うためのバイパス転送回路Ｐ１〜Ｐ４と、を備えた点で
ある。

メモリ管理ユニット４は、第１転送手段５から命令バッ
ファ２に単位命令ビット列が書き込まれる度に判定選択
手段８に有効信号７を出力する。

判定選択手段８は、この有効信号７に基づいて各単位命
令ビット列が第↓転送手段５または命令バッファ２内の
いずれかのレジスタに格納されているかを示す格納情報
を保持する。

ここで、第２図の命令処理実行サイクルの説明図を参照
して、動作を説明する。図中、Ａ、Ｂ。

ＣＳＤ、Ｅ、Ｆ、Ｇ、Ｈは、それぞれ単位命令ビット列
を示しており、この順番で処理が行われるものとする。

第１命令デコードステージＤＣＩにおいては、すでに単
位命令ビット列群（Ａ、Ｂ、Ｃ，Ｄ）が第２転送手段４
に取り込まれているので、第２転送手段４から命令デコ
ーダ３に単位命令ビット列群（Ａ、Ｂ、Ｃ，Ｄ）が出力
され、デコードされる。デコードの結果、単位命令ビッ
ト列ＣおよびＤが単位命令ビット列ＡおよびＢとは異な
る命令に属するものであることが判別されると、再び命
令バッファから第２転送手段６に単位命令ビット列Ｃお
よびＤが転送される。このとき、命令のデコードは４個
の単位命令ビット列ごとに行われるので、単位命令ビッ
ト列ＣおよびＤと同時にデコ１ 一部されるべき単位命令ビット列ＥおよびＦが転送され
なければならない。しかし、判定選択手段８により、単
位命令ビット列ＥおよびＦはいまた第１転送手段５内に
保持されており、命令バッファ２に転送されていないこ
とがわかる。これに基づき、判定選択手段８は、単位命
令ビット列ＥおよびＦをバイパス転送を行う。すると、
単位命令ビット列ＥおよびＦはバイパス転送回路Ｐ１お
よびＰ２を介して第１転送手段５から、直接、第２転送
手段６に転送されることとなる。その後、単位命令ビッ
ト列群（Ｃ，Ｄ、Ｅ、Ｆ）は、第２転送手段６から命令
デコーダ３に転送されてデコードされることになる。

以上のようにして、命令バッファにデコードすべき単位
命令ビット列がいまだ格納されていない場合でも、第１
転送手段５からバイパス転送回路Ｐ１〜Ｐ４を介して第
２転送手段６に当該単位命令ビット列を転送するので、
第２転送手段６はただちに命令デコーダ３に当該単位命
令ビット列を含む単位命令ビット列群を転送することが
できる。

２ このことは、パイプライン処理の待機時間の減少を意味
する。

〔発明の効果〕

本発明は、以上のように構成したので、デコードに必要
な単位長処理データの一部がいまだ第１・転送手段から
命令バッファに転送されていない場合てあっても、バイ
パス転送手段により、当該単位長処理データを第１転送
手段から命令バッファを介することなく、第２転送手段
に転送することができるため、パイプライン処理の待機
時間を減少することができる。したがって、情報処理装
置の処理速度を向上させることができるという効果を奏
する。

【図面の簡単な説明】

第工図は本発明におけるマイクロプロセッサのブロック
図、 第２図は本発明における命令処理実行サイクルの説明図
、 第３図は従来のマイクロプロセッサのプロ・ツク図、 第４図は従来の命令処理実行サイクルの説明図である。 ■・・・マイクロプロセッサ ２・・・命令バッファ ３・・・命令デコーダ ４・・・メモリ管理ユニット ５・・・第↓転送手段 ６・・・第２転送手段 ７・・・有効信号 ８・・・判定選択手段 Ｐ１〜Ｐ４・・・バイパス転送回路 Ｒ１〜Ｒｍ・・・レジスタ

Claims (1)

1. 【特許請求の範囲】 複数の単位長処理データを一時的に格納する命令バッフ
   ァ（２）と、ｎ個の前記単位長処理データを同時にデコ
   ードする命令デコーダ（３）と、前記処理データの転送
   制御を行うメモリ管理ユニット（４）と、前記メモリ管
   理ユニット（４）から転送されたｎ個の前記単位長処理
   データを一時的に格納するとともに前記命令バッファ（
   ２）に転送する第１転送手段（５）と、前記命令バッフ
   ァ（２）から転送されたｎ個の前記単位長処理データを
   一時的に格納するとともに前記命令デコーダ（３）に転
   送する第２転送手段（６）と、を備えた情報処理装置に
   おいて、 前記第１転送手段（５）内の特定の前記単位長処理デー
   タがいまだ前記命令バッファ（２）に転送されていない
   場合に、前記特定の単位長処理データを前記命令バッフ
   ァ（２）を介することなく前記第２転送手段（６）へ転
   送可能なバイパス転送手段（８、Ｐ＿１〜Ｐ＿４）を備
   えたことを特徴とする情報処理装置。