JPH0342873A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0342873A JPH0342873A JP17850989A JP17850989A JPH0342873A JP H0342873 A JPH0342873 A JP H0342873A JP 17850989 A JP17850989 A JP 17850989A JP 17850989 A JP17850989 A JP 17850989A JP H0342873 A JPH0342873 A JP H0342873A
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- Japan
- Prior art keywords
- groove
- source
- drain
- film
- forming
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は、半導体装置に関し、特に電界効果型トランジ
スタ構造に関する。 〔従来の技術１ 従来の溝掘りを利用した電界効果型トランジスタ（以降
、ＭＯＳＦＥＴと称す）構造は、第２図に示すように、
半導体基板上に溝を掘り、半導体基板（以降、ウェハー
と称す）平面に対して垂直な面にゲート電極を形成し、
ウェハーに平行な面にソース／ドレインを形成していた
。 〔発明が解決しようとする課題１ しかし、前述の従来技術では、ゲーｔ−ｉ極は、ウェハ
ー平面に対して垂直な面に形成され、ＭＯＳＦＥＴの面
積を小さくできるものの、ソース／ドレイン領域は、ウ
ェハー平面と平行な面に形成されていたため、集積化に
対して、大きな効果を上げることができなかった。 そこで、本発明は、このような課題を解決するもので、
その目的とするところは、ソース／ドレイン領域の面積
を低減することによって、集積化を可能としたＭＯＳ・
ＦＥＴの構造を提供するところにある。 【課題を解決するための手段］ 本発明の半導体装置は、半導体基板上に形成された第１
の溝の底面に、更に第２の溝を形成し、前記第１の溝の
側面と前記第２の溝の側面にドレインまたはソースを形
成し、前記第１の溝の側面と前記第２の溝の側面との間
の前記第１の溝の底面上にゲート絶縁膜を介してゲート
電極を形成したことを特徴とする。 〔作 用１ 本発明の上記の構造によれば、ソース／ドレイン領域は
、ウェハー平面に対して垂直な面に形成されるためウェ
ハー平面上において占める面積は非常に小さい、一般的
にゲート電極の占める面積より、ソース／ドレイン領域
の占める面積の方が大きいため、ゲート電極の面積を縮
小するより、ソース／ドレイン領域の面積を縮小する方
が、より面積の縮小化が画れる。 ［実 施 例］ 第１図は、本発明の一実施例における断面図であり、以
下に製造方法について順次説明していく。 まず、ウェハー表面を写真食刻法により、第１の溝を形
成する領域を開口する。 次に、エツチングガスとしてＣＦ、（四フッ化炭素）を
用い、圧力２５Ｏｍｔｏｒｒ下において、２５０Ｗのパ
ワーの条件でシリコン基板をエツチングし、第３図（２
）の構造を得る。 そして、再度、写真食刻法により、第２の溝を形成する
領域を開口する。次に、第１の溝を形成する時と同様に
、エツチングガスＣＦ４を用い、圧力２５０ｍｔｏｒｒ
下において、２５０Ｗのパワーで、シリコン基板をエツ
チングし、第２の溝を形成し、第３図（ｂ）に示す構造
を得る。 それから、１１００℃の酸素雰囲気中で、約１０分間の
熱酸化を行ない約３００六のシリコン酸化膜１０８を形
成した後、トランジスタのしきい値電圧の調整のために
、Ｂ（ボロン）をイオン注入する。 次いでＣＶＤ法により、全面に約４０００Ａの多結晶性
シリコン膜を堆積させた後、Ａｓ（ヒ素）イオンをエネ
ルギー６０ｋｅＶ、ドーズ量８ｘｌＯ”ｃｍ−”の条件
でイオン注入を行なう。 それから、窒素雰囲気中で、１０４０℃１５秒のランプ
アニールを行なう。 そして、写真食刻法により、ゲート電極１０４以外の多
結晶性シリコンをＣＦ４によりドライエツチングし、第
３図（Ｃ）の構造を得る。 次に、Ａｓ（ヒ素）イオンをエネルギー１００ｋｅＶ、
ドーズ量８Ｘ１０”ｃｍ−”の条件でイオン注入を行な
い、第３図（ｄ）の構造となる。 次いで、第３図（ｅ）に示すようにＣＶＤ法により、層
間絶縁１１ｉ３０６としてＰＳＧ膜を形成した後、フッ
酸で等方エツチングを行ない、ソース／ドレインである
第１の溝の側面を開口する。 そして、ＡＲ（アルミニウム）をスパッタしたのち、写
真食刻法によるアルミ配線１０５のパクーニングを行な
い、第３図（ｆ）の構造を得る。 最後に、シリコン酸化膜のパッシベーション１０７を堆
積し、第１図のＭＯＳＦＥＴ構造を得る。 このように、構成されたＭＯＳＦＥＴは、ソース／ドレ
イン領域をウェハー平面に対して垂直な面に形成される
ため、一つのＭＯＳＦＥＴの面積を考えた場合、小面積
で形成できる。 ［発明の効果〕 以上、述べたように本発明によれば、従来のＭＯＳＦＥ
Ｔ構造より、小面積で形成可能なため、高集積化が可能
となる。
スタ構造に関する。 〔従来の技術１ 従来の溝掘りを利用した電界効果型トランジスタ（以降
、ＭＯＳＦＥＴと称す）構造は、第２図に示すように、
半導体基板上に溝を掘り、半導体基板（以降、ウェハー
と称す）平面に対して垂直な面にゲート電極を形成し、
ウェハーに平行な面にソース／ドレインを形成していた
。 〔発明が解決しようとする課題１ しかし、前述の従来技術では、ゲーｔ−ｉ極は、ウェハ
ー平面に対して垂直な面に形成され、ＭＯＳＦＥＴの面
積を小さくできるものの、ソース／ドレイン領域は、ウ
ェハー平面と平行な面に形成されていたため、集積化に
対して、大きな効果を上げることができなかった。 そこで、本発明は、このような課題を解決するもので、
その目的とするところは、ソース／ドレイン領域の面積
を低減することによって、集積化を可能としたＭＯＳ・
ＦＥＴの構造を提供するところにある。 【課題を解決するための手段］ 本発明の半導体装置は、半導体基板上に形成された第１
の溝の底面に、更に第２の溝を形成し、前記第１の溝の
側面と前記第２の溝の側面にドレインまたはソースを形
成し、前記第１の溝の側面と前記第２の溝の側面との間
の前記第１の溝の底面上にゲート絶縁膜を介してゲート
電極を形成したことを特徴とする。 〔作 用１ 本発明の上記の構造によれば、ソース／ドレイン領域は
、ウェハー平面に対して垂直な面に形成されるためウェ
ハー平面上において占める面積は非常に小さい、一般的
にゲート電極の占める面積より、ソース／ドレイン領域
の占める面積の方が大きいため、ゲート電極の面積を縮
小するより、ソース／ドレイン領域の面積を縮小する方
が、より面積の縮小化が画れる。 ［実 施 例］ 第１図は、本発明の一実施例における断面図であり、以
下に製造方法について順次説明していく。 まず、ウェハー表面を写真食刻法により、第１の溝を形
成する領域を開口する。 次に、エツチングガスとしてＣＦ、（四フッ化炭素）を
用い、圧力２５Ｏｍｔｏｒｒ下において、２５０Ｗのパ
ワーの条件でシリコン基板をエツチングし、第３図（２
）の構造を得る。 そして、再度、写真食刻法により、第２の溝を形成する
領域を開口する。次に、第１の溝を形成する時と同様に
、エツチングガスＣＦ４を用い、圧力２５０ｍｔｏｒｒ
下において、２５０Ｗのパワーで、シリコン基板をエツ
チングし、第２の溝を形成し、第３図（ｂ）に示す構造
を得る。 それから、１１００℃の酸素雰囲気中で、約１０分間の
熱酸化を行ない約３００六のシリコン酸化膜１０８を形
成した後、トランジスタのしきい値電圧の調整のために
、Ｂ（ボロン）をイオン注入する。 次いでＣＶＤ法により、全面に約４０００Ａの多結晶性
シリコン膜を堆積させた後、Ａｓ（ヒ素）イオンをエネ
ルギー６０ｋｅＶ、ドーズ量８ｘｌＯ”ｃｍ−”の条件
でイオン注入を行なう。 それから、窒素雰囲気中で、１０４０℃１５秒のランプ
アニールを行なう。 そして、写真食刻法により、ゲート電極１０４以外の多
結晶性シリコンをＣＦ４によりドライエツチングし、第
３図（Ｃ）の構造を得る。 次に、Ａｓ（ヒ素）イオンをエネルギー１００ｋｅＶ、
ドーズ量８Ｘ１０”ｃｍ−”の条件でイオン注入を行な
い、第３図（ｄ）の構造となる。 次いで、第３図（ｅ）に示すようにＣＶＤ法により、層
間絶縁１１ｉ３０６としてＰＳＧ膜を形成した後、フッ
酸で等方エツチングを行ない、ソース／ドレインである
第１の溝の側面を開口する。 そして、ＡＲ（アルミニウム）をスパッタしたのち、写
真食刻法によるアルミ配線１０５のパクーニングを行な
い、第３図（ｆ）の構造を得る。 最後に、シリコン酸化膜のパッシベーション１０７を堆
積し、第１図のＭＯＳＦＥＴ構造を得る。 このように、構成されたＭＯＳＦＥＴは、ソース／ドレ
イン領域をウェハー平面に対して垂直な面に形成される
ため、一つのＭＯＳＦＥＴの面積を考えた場合、小面積
で形成できる。 ［発明の効果〕 以上、述べたように本発明によれば、従来のＭＯＳＦＥ
Ｔ構造より、小面積で形成可能なため、高集積化が可能
となる。
第１図は、本発明のＭＯＳＦＥＴ構造の断面図。
第２図は、従来の満掘り技術を用いたＭＯＳＦＥＴ構造
の断面図。 第３図は、本発明のＭＯＳＦＥＴの製造方法の一例を製
造順に沿った断面図。 １０１．２０１．３０１・・・シリコン基板１０２、１
０３、２０２、２０３、３０２．３０３・・・・・・・
・・ ・・ソース／ドレイン １０４．２０４．３０４・・・ゲート電極１０５．２０
５．３０５・・・アルミ配線１０６． １０７． １０８． ３０６ ・ ・ ・ ・ ・ ・ ２０７． ３０７ ・ ２０８． ３０８ ・ ・ ・層間絶縁膜 ・パッシベーショ ン膜 ・ゲート絶縁膜 以 上
の断面図。 第３図は、本発明のＭＯＳＦＥＴの製造方法の一例を製
造順に沿った断面図。 １０１．２０１．３０１・・・シリコン基板１０２、１
０３、２０２、２０３、３０２．３０３・・・・・・・
・・ ・・ソース／ドレイン １０４．２０４．３０４・・・ゲート電極１０５．２０
５．３０５・・・アルミ配線１０６． １０７． １０８． ３０６ ・ ・ ・ ・ ・ ・ ２０７． ３０７ ・ ２０８． ３０８ ・ ・ ・層間絶縁膜 ・パッシベーショ ン膜 ・ゲート絶縁膜 以 上
Claims (1)
- 半導体基板上に形成された第１の溝の底面に、更に、第
２の溝を形成し、前記第１の溝の側面と前記第２の溝の
側面にドレインまたはソースを形成し、前記第１の溝の
側面と前記第２の溝の側面との間の前記第１の溝の底面
上にゲート絶縁膜を介してゲート電極を形成したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17850989A JPH0342873A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17850989A JPH0342873A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342873A true JPH0342873A (ja) | 1991-02-25 |
Family
ID=16049714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17850989A Pending JPH0342873A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342873A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US6894343B2 (en) | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
| US6936887B2 (en) | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
-
1989
- 1989-07-11 JP JP17850989A patent/JPH0342873A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5414288A (en) * | 1992-11-19 | 1995-05-09 | Motorola, Inc. | Vertical transistor having an underlying gate electrode contact |
| US6894343B2 (en) | 2001-05-18 | 2005-05-17 | Sandisk Corporation | Floating gate memory cells utilizing substrate trenches to scale down their size |
| US6936887B2 (en) | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US7087951B2 (en) | 2001-05-18 | 2006-08-08 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US7491999B2 (en) | 2001-05-18 | 2009-02-17 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
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