JPH01125977A

JPH01125977A - Ｍｏｓ型半導体装置

Info

Publication number: JPH01125977A
Application number: JP28450087A
Authority: JP
Inventors: Moriya Nakahara; 中原　守弥
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-11
Filing date: 1987-11-11
Publication date: 1989-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はＭＯＳ型半導体装置に係り、特に微細化された
ＭＯＳ半導体装置に関する。

（従来の技術）従来のＭＯ８型トランジスタを構成するソース・ドレイ
ン拡散層はゲート電極をバターニング後にこれをマスク
として基板表面に不純物をイオン注入することにより形
成される。この場合の不純物拡散層としては例えばｎチ
ャネルトランジスタではヒ素を約１０１５／ｃｄ、ｐチ
ャネルトランジスタではホウ素を約１０１５／ｃｊのド
ーズ量でイオン注入することによって得ている。そして
、これらの不純物を電気的に活性化するために、９ｏｏ
℃程度の高温で熱処理をし、さらにデバイス表面を平坦
化するために表面にＰＳＧ膜あるいはＢＰＳＧ膜を堆積
した後、高温でこれをリフローする処理を行っている。

ところが、このようなイオン注入法で拡散層を形成する
とシリコン基板内に拡散層が広がる傾向がある。

半導体装置の高密度化、サブミクロン領域の微細化を図
る上で、ショートチャネル効果やバンチスルー効果等を
防止するためにソース・ドレイン拡散層の接合深さを浅
くする必要がある。

これを実現するためにはイオン注入時の加速電圧を下げ
て低加速化する方法があるが、上述したような１０１５
／ｃ−の高ドーズ量でイオン注入するために必要な実用
的なイオン注入電流を低電圧で得ることは非常に困難で
ある。また、ドーズ量を減少させても接合深さは浅くな
るが、逆に拡散層の層抵抗が増加して半導体装置の特性
が劣化する。

また、上述したようにイオン注入後の電気的活性化のた
めに熱処理を高温中で行っているため、接合深さはさら
に深くなっている。特にｐチャネルＭＯＳトランジスタ
で用いるホウ素は原子半径が小さいためにイオン注入時
の飛程距離が大きく、原子半径が小さいために、高温の
熱処理によって拡散が深い領域まで拡がりやすい。

（発明が解決しようとする問題点）上述したように、従来のＭＯＳ半導体装置においてはイ
オンの性質および製法上からソースψドレイン拡散領域
を浅くすることが困難であり、しきい値電圧の低下およ
びパンチスルーの発生を招くため十分な高密度化を達成
することができないという問題がある。

本発明はこのような問題点を解決するためになされたも
ので、ソース・ドレイン拡散層の拡散深さを浅くして特
性の劣化原因を除き、高性能かっ窩信頼性のＭＯＳ半導
体装置を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明にかかるＭＯＳ型半導体装置においては一導電型
半導体基板の素子形成領域にゲート酸化膜を介して形成
されたゲート電極と、このゲート電極の側壁部に絶縁膜
を介して設けられ、ゲート電極とは独立に電圧が印加さ
れる逆導電型側壁ゲート電極と、この側壁ゲート電極の
両側の半導体基板内に形成された逆導電型のソース、ド
レイン領域とを備え、側壁ゲート電極に印加された電圧
によりゲート電極とソース、ドレイン領域との間に逆導
電型の薄い強攻転層を形成するようにしたことを特徴と
している。

（作　用）逆導電型側壁ゲート電極に電圧が印加されるとゲート電
極とソース、ドレイン領域との間に逆導電型の強攻転層
が形成される。この強攻転層はきわめて薄くかつ抵抗の
小さいものであるので、ソース、ドレイン拡散層の深さ
を非常に浅くしたのと同様の効果が得られ、ショートチ
ャネル効果およびバンチスルー効果を抑制して特性が良
好で信頼性の高い微細な半導体装置を得ることができる
。

（実施例）以下、図面を参照して本発明にかかるＭＯＳ半導体装置
およびその製造方法について詳細に説明する。

第１図（ｅ）は本発明にかかるＭＯＳ型半導体装置の一
実施例を示す断面図である。

この半導体装置ではｎ型半導体基板１の上にゲート酸化
膜３を介してＭＯＳトランジスタのゲート電極４が形成
され、このゲート電極４の側壁部には絶縁性のシリコン
酸化膜６を介して高濃度にｐ型不純物が拡散された側壁
ゲート７′が形成されており、この側壁ゲート７′には
電圧が印加されるようになっている。半導体基板１内の
ソース、ドレイン領域９は側壁ゲート７′の外側に形成
されている。

このような半導体装置の動作を説明する。

まず、側壁ゲート７′、に例えば−５Ｖの電圧を印加し
ておく。この状態では側壁ゲート７′がｐ＋の導電型と
なっており、その直下はｎ型基板１となっていることか
ら、側壁ゲート７′直下のｎ型基板１の表面にはｐ型の
強攻転層１４が形成される。この強攻転層１４はこの領
域のシリーズ抵抗を低下させ、またこの強攻転層は厚さ
が１０００Å以下となっているので、非常に浅いソース
、ドレイン領域が形成されたのと同様の状態となり、シ
ョートチャネル効果およびパンチスルー効果が抑制され
る。

次にこのＭＯ３型半導体装置の製造工程を第１図の工程
別断面図を参照して説明する。

まず、結晶方位（１００）のｎ型シリコン基板１を準備
し、その表面上に窒化膜等を用いた通常の素子分離技術
を用いて厚いフィールド酸化膜２を形成して素子領域を
分離する。

次に基板１の表面を熱酸化等によって酸化し、ゲート酸
化膜３を例えば２５０への厚さに形成する。そしてその
上にｎ＋の多結晶シリコン膜４を例えば４０００人の厚
さに堆積し、さらにその上に窒化シリコン膜５を例えば
１５００人の厚さで堆積し、リソグラフィー技術および
反応性イオンエツチング技術を用いて多結晶シリコン膜
４および窒化シリコン膜５をエツチングする。これによ
り、バターニングされたゲート電極を得る（第１図（ａ
））。

次に熱酸化を行ってゲート電極の側壁に露出した多結晶
シリコンの表面にシリコン酸化膜６を約５００への厚さ
で形成する（第１図（ｂ））。この酸化の際、窒化シリ
コン膜５の上には酸化膜はほとんど形成されない。

次に全面に多結晶シリコン層７をＣＶＤ法で約３０００
人の厚さで堆積し、これにホウ素イオンＢ　　ｌｒｌ速
電圧電圧４０ＫＶ−ズ量ｌＸ１０１６／＋Ｃ−でイオン注入を行う（第１図（Ｃ））。多結晶シリ
コン層内の破線はこのようにしてイオン注入された様子
を示しており、１０００℃の窒素雰囲気中で約２０分ア
ニールを行うことにより注入されたホウ素イオンの電気
的活性化を行い多結晶シリコン層全体を濃度ｐ型（Ｐ＋
）多結晶シリコンとする。

続いて全面に反応性イオンエツチングを行うとゲート電
極側壁にのみｐ＋多結晶シリコン７′が残存する（第１
図（ｄ））。

次にゲート電極および残存した多結晶シリコン層７′を
イオン注入マスクとしてホウ素を加速電圧４０ＫＶ、　
　ドーズ量５　Ｘ　１０１５／ｃ−でイオン注入を行う
と半導体基板１の表面付近にイオン注入層８が形成され
る（第１図（ｄ））。

次に、アニールを行ってソース、ドレイン拡散層となる
ｐ＋拡散層９とする。そして全面にシリコン酸化膜１０
をＣＶＤ法により堆積させ、さらにＰＳＧ膜１１を堆積
する。

そしてリソグラフィー技術を用いてこれらの膜に配線の
ためにコンタクトホールを開孔する。形成すべきコンタ
クトホールは第３図に示されており、ソースコンタクト
ホール４１、ドレインコンタクトホール４２、側壁ゲー
ト用コンタクトホール４３、およびゲートコンタクト４
４である。

まず前３者のために第１のレジストパターンを形成して
反応性イオンエツチングによりＣＶＤシリコン酸化膜１
０およびＰＳＧ膜１１を除去して開孔を行う。なお、ソ
ースコンタクトホール４１の開孔の際、ゲート電極４の
上で開孔が行われることになるが、ゲート電極４の上に
は前述したようにシリコン窒化膜５が形成されており、
このシリコン窒化膜５は他の材料と比較して大きな選択
比を有していることから、適当な時点でエツチングを停
止すればゲート電極と側壁ゲート電極とがアルミニウム
配線のためにショート状態となることはない。

続いて、ゲートコンタクトのための第２のレジストパタ
ーンを形成して反応性イオンエツチングによりＣＶＤシ
１）コン酸化膜１０、ＰＳＧ膜１１およびシリコン窒化
膜５を除去して開孔を行う。

そしてアルミニウムを蒸着してこれをパターニングする
ことにより配線１２および１３を形成する（第１図（ｅ
））。

第２図は本発明の他の実施例を示す素子断面図であって
、第１図と対応する部分には第１図の番号に２０を加え
た参照番号を付しである。この実施例では導電型はすべ
て逆となっており、ｐ型基板２１を用い、ｎ　型側壁ゲ
ート２７′およびｎ型のソース、ドレイン領域２９を形
成したｎチャネルトランジスタとなっている。

〔発明の効果〕

以上のように、本発明によれば、電圧を印加することに
よりゲート電極とソース、ドレイン領域との間に薄くか
つ抵抗の小さい逆導電型の強攻転層を形成するための側
壁ゲート電極が設けられているので、ソース、ドレイン
拡散層の深さを非常に浅くしたのと同様の状態となって
ショートチャネル効果およびパンチスルー効果を抑制す
る結果、特性が良好で信頼性の高い微細な半導体装置を
得ることができる。

【図面の簡単な説明】

第１図は本発明にかかる半導体装置の一実施例の構造お
よびその製造方法を示す工程別断面図、第２図は本発明
の他の実施例を示す素子断面図、第３図はコンタクトホ
ールを示す平面図である。１．２１・・・半導体基板、３，２３・・・ゲート酸化
膜、４，２４・・・ゲート電極、５，２５・・・シリコ
ン窒化膜、６，２６・・・シリコン酸化膜、７′２７′
・・・側壁ゲート、９．２９・・・ソース、ドレイン領
域。出願人代理人　　佐　　藤　　−雄馬１図馬３図

Claims

【特許請求の範囲】１、一導電型半導体基板の素子形成領域にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極の側
壁部に絶縁膜を介して設けられ、前記ゲート電極とは独
立に電圧が印加される逆導電型側壁ゲート電極と、この側壁ゲート電極の両側の前記半導体基板内に形成さ
れた逆導電型のソース、ドレイン領域とを備え、前記側壁ゲート電極に印加された電圧により前記ゲート
電極と前記ソース、ドレイン領域との間に逆導電型の薄
い強反転層を形成するようにしてなるＭＯＳ型半導体装
置。２、ゲート電極の上面に窒化シリコン膜、側面に酸化シ
リコン膜が絶縁膜として設けられたことを特徴とする特
許請求の範囲第１項記載のＭＯＳ型半導体装置。