JPH034342A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH034342A JPH034342A JP13889389A JP13889389A JPH034342A JP H034342 A JPH034342 A JP H034342A JP 13889389 A JP13889389 A JP 13889389A JP 13889389 A JP13889389 A JP 13889389A JP H034342 A JPH034342 A JP H034342A
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- JP
- Japan
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- circuit
- access
- access control
- address
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、メモリのアクセス制御回路として２種類の
回路を装備させた場合に有効なメモリ制御装置に関する
。
回路を装備させた場合に有効なメモリ制御装置に関する
。
（従来の技術）
ランダムアクセスメモリ（以下ＲＡＭと記す）の制御回
路として、Ｉ／Ｏアクセス制御方式と、メモリアクセス
制御方式とがある。Ｉ／Ｏアクセス制御方式は、ＣＰＵ
（中央演算装置）からカウンタに初期値をロードする
と以後は、アクセス基準信号のタイミングで自動的にア
ドレスが更新される方式である。一方、メモリアクセス
制御方式は、ＣＰＵからのアドレスを直接、ラッチ回路
を通してＲＡＭに与える方式である。
路として、Ｉ／Ｏアクセス制御方式と、メモリアクセス
制御方式とがある。Ｉ／Ｏアクセス制御方式は、ＣＰＵ
（中央演算装置）からカウンタに初期値をロードする
と以後は、アクセス基準信号のタイミングで自動的にア
ドレスが更新される方式である。一方、メモリアクセス
制御方式は、ＣＰＵからのアドレスを直接、ラッチ回路
を通してＲＡＭに与える方式である。
従来、上記の２種類の方式を同一のＲＡＭに装備させた
ものがある。
ものがある。
第３図は、従来のメモリ制御装置であり、第４図はこの
装置の動作タイミングチャートの例である。
装置の動作タイミングチャートの例である。
５００はＲＡＭであり、データバスおよびリド、ライト
パルス端子は省略して示している。
パルス端子は省略して示している。
ＲＡＭ５００へのアドレスは、セレクタ４２０を介して
与えられる。セレクタ４２０は、Ｉ／Ｏアクセス制御モ
ードのときはカウンタ４００から発生されるアドレスを
選択してＲＡＭ５００に供給し、メモリアクセス制御モ
ードのときはラッチ回路４／Ｏにラッチされたアドレス
を選択してＲＡＭ、５００に１共給する。
与えられる。セレクタ４２０は、Ｉ／Ｏアクセス制御モ
ードのときはカウンタ４００から発生されるアドレスを
選択してＲＡＭ５００に供給し、メモリアクセス制御モ
ードのときはラッチ回路４／Ｏにラッチされたアドレス
を選択してＲＡＭ、５００に１共給する。
カウンタ４００への初期値は、データバス（第４図（ｂ
）参照）を介してＣＰＵから与えられる。
）参照）を介してＣＰＵから与えられる。
またラッチ回路４／Ｏへのアドレスは、ＣＰＵからア□
ドレスバス（第４図（ａ）参照）を介して与えら１れる
。
ドレスバス（第４図（ａ）参照）を介して与えら１れる
。
一方、／Ｏ０は、Ｉ／Ｏアクセス制御回路であり、カウ
ンタ１４０にはＣＰＵからデータバスを介してアドレス
更新回数をあらイ〕すデータ（第４図（ｂ）参照）か供
給される。この実施例では「２」が与えられた場合を示
している。Ｉ／Ｏアクセス制御回路／Ｏ０の構成および
動作から説明する。
ンタ１４０にはＣＰＵからデータバスを介してアドレス
更新回数をあらイ〕すデータ（第４図（ｂ）参照）か供
給される。この実施例では「２」が与えられた場合を示
している。Ｉ／Ｏアクセス制御回路／Ｏ０の構成および
動作から説明する。
ラッチ回路１４０は、ＣＰＵから入力部１３を介してラ
ッチパルス（第４図（Ｃ）参照）が与えられると、デー
タをラッチ（第４図（ｄ）参照）し、その出力をダウン
カウンタ１５０に与える。
ッチパルス（第４図（Ｃ）参照）が与えられると、デー
タをラッチ（第４図（ｄ）参照）し、その出力をダウン
カウンタ１５０に与える。
ダウンカウンタ１５０は、ＣＰＵから入力部１１を通し
て第１のアクセスパルス（第４図（ｈ）参照）が与えら
れると、ラッチ回路１４０の出力をロードし、クロック
のタイミングでダウンカウント（第４図（ｅ）参照）を
行う。ダウンカウンタ１５０の出力は、負論理アンド回
路１６０に供給される。負論理アンド回路１６０の出力
（第４図（ｆ）参照）は、ダウンカウンタ１５０の出力
がオール零のときハイ（“Ｈ”）レベルとなる。従って
負論理アンド回路１６０のロー（“Ｌ”）レベル出力期
間は、アドレスが更新される期間を示すことになる。負
論理アンド回路１６０の出力は、ダウンカウンタ１５０
のクリア端子に供給されるとともにアンド回路１３０に
供給される。
て第１のアクセスパルス（第４図（ｈ）参照）が与えら
れると、ラッチ回路１４０の出力をロードし、クロック
のタイミングでダウンカウント（第４図（ｅ）参照）を
行う。ダウンカウンタ１５０の出力は、負論理アンド回
路１６０に供給される。負論理アンド回路１６０の出力
（第４図（ｆ）参照）は、ダウンカウンタ１５０の出力
がオール零のときハイ（“Ｈ”）レベルとなる。従って
負論理アンド回路１６０のロー（“Ｌ”）レベル出力期
間は、アドレスが更新される期間を示すことになる。負
論理アンド回路１６０の出力は、ダウンカウンタ１５０
のクリア端子に供給されるとともにアンド回路１３０に
供給される。
アンド回路１３０は、フリップフロップ回路１／Ｏ及び
１２０１インバータ１７０、ナンド回路１８０と共に、
ダウンカウンタ１５０のクロックを作成する回路である
。
１２０１インバータ１７０、ナンド回路１８０と共に、
ダウンカウンタ１５０のクロックを作成する回路である
。
第１のアクセスパルス（第４図（ｈ）参照）は、フリッ
プフロップ回路１／Ｏのクロック入力端子にも供給され
る。すると、フリップフロップ回路１／Ｏは、“Ｈ“レ
ベルのデータをラッチ（第４図（ｉ）参照）し、その出
力をＢＵＳＹ端子２゜に出力すると共にフリップフロッ
プ回路１２０のデータ入力端子に供給する。フリップフ
ロップ回路１２０は、そのクロック入力端子には、基準
信号（第４図（ｇ）ａ照）が入力部１４を通して供給さ
れている。基準信号は、ＲＡＭ５００をアクセスする基
準となる信号である。基準信号は、インバータ１７０を
介してナンド回路１８０の一方に供給され、ナンド回路
１８０の他方にはフリップフロップ回路１２０の出力が
供給されている。
プフロップ回路１／Ｏのクロック入力端子にも供給され
る。すると、フリップフロップ回路１／Ｏは、“Ｈ“レ
ベルのデータをラッチ（第４図（ｉ）参照）し、その出
力をＢＵＳＹ端子２゜に出力すると共にフリップフロッ
プ回路１２０のデータ入力端子に供給する。フリップフ
ロップ回路１２０は、そのクロック入力端子には、基準
信号（第４図（ｇ）ａ照）が入力部１４を通して供給さ
れている。基準信号は、ＲＡＭ５００をアクセスする基
準となる信号である。基準信号は、インバータ１７０を
介してナンド回路１８０の一方に供給され、ナンド回路
１８０の他方にはフリップフロップ回路１２０の出力が
供給されている。
従って、ナンド回路１８０の出力（第４図（ｒ）参照）
は、フリップフロップ回路１２０の出力が“Ｈ”レベル
の期間は、基準信号に応答したパルスを出力するが、フ
リップフロップ回路１２０の出力が“Ｌ＃レベルの期間
では常に“Ｈ″レベルある。
は、フリップフロップ回路１２０の出力が“Ｈ”レベル
の期間は、基準信号に応答したパルスを出力するが、フ
リップフロップ回路１２０の出力が“Ｌ＃レベルの期間
では常に“Ｈ″レベルある。
従って、ナンド回路１８０の出力が、さきのダウンカウ
ンタ１５０にクロックして与えられることによりアドレ
ス更新回数が進み、また、カウンタ４００にクロックと
して与えられることによりアドレスが更新される（第４
図（ｓ）参照）。これによりＩ／Ｏアクセセス制、陣が
実現され、ＲＡＭ５００のアドレスアクセスが可能とな
る。
ンタ１５０にクロックして与えられることによりアドレ
ス更新回数が進み、また、カウンタ４００にクロックと
して与えられることによりアドレスが更新される（第４
図（ｓ）参照）。これによりＩ／Ｏアクセセス制、陣が
実現され、ＲＡＭ５００のアドレスアクセスが可能とな
る。
またフリップフロップ回路１２０の出力は、オア回路３
００を介してＲＡＭ５００のチップセレクト端子にも供
給されている。
００を介してＲＡＭ５００のチップセレクト端子にも供
給されている。
次に、メモリアクセス制御回路２００について説明する
。
。
メモリアクセス制御回路２００は、フリップフロップ回
路２／Ｏ及び２２０、アンド回路２３０により構成され
ている。ＣＰＵから入力部１２を介して第２のアクセス
パルス（第４図＜ｍ＞参照＞が供給されると、ラッチ回
路４／ＯにＣＰＵからのアドレス（第４図（ａ）参照、
この実施例では「２０」が設定された例を示している）
がロードされ、フリップフロップ回路２／Ｏの出力（第
４図（ｎ）参照）は“Ｈ°レベルとなり、フリップフロ
ップ回路２２０に供給される。フリップフロップ回路２
２０は、セレクタ４２０の切替えタイミングを基準信号
に同期化するもので、その出力（第４図（ｏ）参照）は
セレクタ４２０の制御端子に供給され、またアンド回路
２３０の一方に供給されている。アンド回路２３０の出
力（第４図（ｐ）参照）はフリップフロップ回路２／Ｏ
のクリア入力端子に供給される。これにより、第２のア
クセスパルスが入力する毎に、ラッチ回路４／ＯにＣＰ
Ｕからのアドレスがロードされ、かつラッチ回路４／Ｏ
の出力アドレス（第４図（１）参照）が、セレクタ４２
０を通してＲＡＭ５００に供給されることになる。なお
、ＲＡＭ５００に対するチップセレクト信号はフリップ
フロップ回路２２０の出力がオア回路３００を介して供
給されることにより実現されている。第４図（Ｕ）及び
（Ｖ）は、ＲＡＭ５００のチップセレクト信号及び指定
アドレスを示している。
路２／Ｏ及び２２０、アンド回路２３０により構成され
ている。ＣＰＵから入力部１２を介して第２のアクセス
パルス（第４図＜ｍ＞参照＞が供給されると、ラッチ回
路４／ＯにＣＰＵからのアドレス（第４図（ａ）参照、
この実施例では「２０」が設定された例を示している）
がロードされ、フリップフロップ回路２／Ｏの出力（第
４図（ｎ）参照）は“Ｈ°レベルとなり、フリップフロ
ップ回路２２０に供給される。フリップフロップ回路２
２０は、セレクタ４２０の切替えタイミングを基準信号
に同期化するもので、その出力（第４図（ｏ）参照）は
セレクタ４２０の制御端子に供給され、またアンド回路
２３０の一方に供給されている。アンド回路２３０の出
力（第４図（ｐ）参照）はフリップフロップ回路２／Ｏ
のクリア入力端子に供給される。これにより、第２のア
クセスパルスが入力する毎に、ラッチ回路４／ＯにＣＰ
Ｕからのアドレスがロードされ、かつラッチ回路４／Ｏ
の出力アドレス（第４図（１）参照）が、セレクタ４２
０を通してＲＡＭ５００に供給されることになる。なお
、ＲＡＭ５００に対するチップセレクト信号はフリップ
フロップ回路２２０の出力がオア回路３００を介して供
給されることにより実現されている。第４図（Ｕ）及び
（Ｖ）は、ＲＡＭ５００のチップセレクト信号及び指定
アドレスを示している。
上記したようにＲＡＭ５００をアクセスする場合、２つ
の方式でアクセスできるが、両方の方式が同時に動作す
ると、混乱を生じる。従って、従来は、ＢＵＳＹ端子２
０が“Ｈ°レベルであることを検出し、この場合はＩ／
Ｏアクセス制御モードであるから、第１と第２のアクセ
スパルスの両方が入力しないように、プログラムにより
制御している。
の方式でアクセスできるが、両方の方式が同時に動作す
ると、混乱を生じる。従って、従来は、ＢＵＳＹ端子２
０が“Ｈ°レベルであることを検出し、この場合はＩ／
Ｏアクセス制御モードであるから、第１と第２のアクセ
スパルスの両方が入力しないように、プログラムにより
制御している。
（発明が解決しようとする課題）
上記したように従来のメモリ制御装置によると０、ＢＵ
ＳＹ端子２０のレベルを監視し、Ｉ／Ｏアクセス制御モ
ードのときは、アクセスパルスがＣＰＵから出力されな
いように制御している。この結果、Ｉ／Ｏアクセス＃Ａ
ａｉｌｌモードのときは、割り込み処理が不可能であり
、プログラム構成上で融通性が劣るという問題がある。
ＳＹ端子２０のレベルを監視し、Ｉ／Ｏアクセス制御モ
ードのときは、アクセスパルスがＣＰＵから出力されな
いように制御している。この結果、Ｉ／Ｏアクセス＃Ａ
ａｉｌｌモードのときは、割り込み処理が不可能であり
、プログラム構成上で融通性が劣るという問題がある。
また、ＢＵＳＹ端子２０のレベル監視という余分なプロ
グラムが必要である。
グラムが必要である。
そこでこの発明は、Ｉ／Ｏアクセス制御モードであって
も、メモリアクセス制御が可能であり、割込みアクセス
が得られ、融通性を向上し、監視プログラムを１つ削減
できるメモリ制御装置を提供することを目的とする。
も、メモリアクセス制御が可能であり、割込みアクセス
が得られ、融通性を向上し、監視プログラムを１つ削減
できるメモリ制御装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は、ランダムアクセスメモリと、このランダム
アクセスメモリのアドレス入力部に対して、カウンタで
発生されるアドレスとラッチ回路から出力されるアドレ
スとを選択的に与えるセレクタと、第１のアクセスパル
スが供給されたときからプリセットされた数値に等しい
回数だけメモリアクセス基準信号のタイミングで、クロ
ックを発生し前記カウンタに与えるアドレスを進行せし
めるＩ／Ｏアクセス制御手段と、第２のアクセスパルス
が供給されたときに前記ラッチ回路にアドレスバスのア
ドレスをロードせしめるメモリアクセス制御手段と、前
記Ｉ／Ｏアクセス制御手段が前記アドレスを進行せしめ
している途中に、前記第２のアクセス基準信号（入力さ
れると、前記アクセス基準信号に同期して前記Ｉ／Ｏア
クセス制御手段の前記クロックの発生を強制的に停止さ
せて、メモリアクセス制御手段によるアクセスを優先さ
せる手段とを供えるものである。
アクセスメモリのアドレス入力部に対して、カウンタで
発生されるアドレスとラッチ回路から出力されるアドレ
スとを選択的に与えるセレクタと、第１のアクセスパル
スが供給されたときからプリセットされた数値に等しい
回数だけメモリアクセス基準信号のタイミングで、クロ
ックを発生し前記カウンタに与えるアドレスを進行せし
めるＩ／Ｏアクセス制御手段と、第２のアクセスパルス
が供給されたときに前記ラッチ回路にアドレスバスのア
ドレスをロードせしめるメモリアクセス制御手段と、前
記Ｉ／Ｏアクセス制御手段が前記アドレスを進行せしめ
している途中に、前記第２のアクセス基準信号（入力さ
れると、前記アクセス基準信号に同期して前記Ｉ／Ｏア
クセス制御手段の前記クロックの発生を強制的に停止さ
せて、メモリアクセス制御手段によるアクセスを優先さ
せる手段とを供えるものである。
（作用）
上記の手段により、Ｉ／Ｏアクセス制御モードの途中で
あっても、メモリアクセス制御を行うことができ、この
メモリアクセス制御が終われば自動的にＩ／Ｏアクセス
制御に復帰できることになる。
あっても、メモリアクセス制御を行うことができ、この
メモリアクセス制御が終われば自動的にＩ／Ｏアクセス
制御に復帰できることになる。
（実施例）
以下、この発明の実施例を図面を参照して説明する。
第１図はこの発明のメモリ制御装置を示す−実流側であ
り、第２図はその動作を説明するために示したタイミン
グチャートである。
り、第２図はその動作を説明するために示したタイミン
グチャートである。
この発明の装置と従来の装置（第３図に示した回路）が
異なる部分は、メモリアクセス制御回路２００の情報（
フリップフロップ回路２／Ｏの出力）が、インバータ１
９０を介してアンド回路１９５の一方に供給され、この
アンド回路１９５の他方の入力部にはフリップフロップ
回路１／Ｏの出力が供給されいる点と、アンド回路１９
５の出力がフリップフロップ回路１２０に入力される点
である。その他の構成は、第３図に示した回路と同じで
あるから、第３図と同じ符号を付して説明は省略する。
異なる部分は、メモリアクセス制御回路２００の情報（
フリップフロップ回路２／Ｏの出力）が、インバータ１
９０を介してアンド回路１９５の一方に供給され、この
アンド回路１９５の他方の入力部にはフリップフロップ
回路１／Ｏの出力が供給されいる点と、アンド回路１９
５の出力がフリップフロップ回路１２０に入力される点
である。その他の構成は、第３図に示した回路と同じで
あるから、第３図と同じ符号を付して説明は省略する。
第２図を参照して、第１図の回路の動作を説明する。
データバスを介してＣＰＵからラッチ回路１４０に「２
」が設定され、また、カウンタ４００には「／Ｏ」が設
定されるものとする（第２図（ｂ） （ｃ）
（ｄ）参照） そして、Ｉ／Ｏアクセス制御モードで動
作している途中に、割込みがあり、ラッチ回路４／Ｏに
「２０」が設定されるものとする（第２図Ｃａ）参照）
。第１のアクセスパルス（第２図（ｈ））がダウンカウ
ンタ１５０に供給されると、このカウンタ１５０は、基
準信号（第２図（ｇ））のタイミングでダウンカウント
を進める。
」が設定され、また、カウンタ４００には「／Ｏ」が設
定されるものとする（第２図（ｂ） （ｃ）
（ｄ）参照） そして、Ｉ／Ｏアクセス制御モードで動
作している途中に、割込みがあり、ラッチ回路４／Ｏに
「２０」が設定されるものとする（第２図Ｃａ）参照）
。第１のアクセスパルス（第２図（ｈ））がダウンカウ
ンタ１５０に供給されると、このカウンタ１５０は、基
準信号（第２図（ｇ））のタイミングでダウンカウント
を進める。
ここで、ダウンカウンタ１５０が「１」をカウントした
ところで、第２のアクセスパルス（第２図（ｍ））か入
力されたとする。すると、第２図（ｊ）に示すように、
アンド回路１９５の出力は“Ｈ″から“Ｌ″に変化する
。この結果、次の基準信号が入力した時点（Ｔ１）では
、フリップフロップ回路１２０の出力が′Ｌ″レベルと
なり、ダウンカウンタ１５０へのクロック入力が禁止さ
れる。代わりに、フリップフロップ回路２２０の出力が
“Ｈ”レベル（第２図（０））となり、ＲＡＭ５００の
チップセレクトが維持され、かつセレクタ４２０は、ラ
ッチ回路４／Ｏを選択するように切り替えられる。また
このときは、フリップフロップ回路２／Ｏは、アンド回
路２３０の出力（第２図（ｐ））によりクリアされる（
第２図（ｎ）。
ところで、第２のアクセスパルス（第２図（ｍ））か入
力されたとする。すると、第２図（ｊ）に示すように、
アンド回路１９５の出力は“Ｈ″から“Ｌ″に変化する
。この結果、次の基準信号が入力した時点（Ｔ１）では
、フリップフロップ回路１２０の出力が′Ｌ″レベルと
なり、ダウンカウンタ１５０へのクロック入力が禁止さ
れる。代わりに、フリップフロップ回路２２０の出力が
“Ｈ”レベル（第２図（０））となり、ＲＡＭ５００の
チップセレクトが維持され、かつセレクタ４２０は、ラ
ッチ回路４／Ｏを選択するように切り替えられる。また
このときは、フリップフロップ回路２／Ｏは、アンド回
路２３０の出力（第２図（ｐ））によりクリアされる（
第２図（ｎ）。
よって、次の基準信号が入力された時点（Ｔ２）では、
フリップフロップ回路２２０の出力は“Ｌルベルとなり
、セレクタ４２０はカウンタ４００側を選択する。また
、アンド回路１９５の出力は、第２図（ｊ）に示すよう
に、時点（Ｔ１）でハイレベルになっているので、時点
Ｔ２では、基準信号が入力したときにナンド回路１８０
からパルスが得られ（第２図（ｒ）） 、その立ち下が
りにより、今まで停止していたダウンカウンタ１５０の
カウントが進むことになる。よって、セレクタ４２０の
出力は、第２図（Ｖ）に示すように「／Ｏ」、「１１」
、「２０」、「１２」というように出力され、途中に１
２０」番地という割込みを与えることになる。
フリップフロップ回路２２０の出力は“Ｌルベルとなり
、セレクタ４２０はカウンタ４００側を選択する。また
、アンド回路１９５の出力は、第２図（ｊ）に示すよう
に、時点（Ｔ１）でハイレベルになっているので、時点
Ｔ２では、基準信号が入力したときにナンド回路１８０
からパルスが得られ（第２図（ｒ）） 、その立ち下が
りにより、今まで停止していたダウンカウンタ１５０の
カウントが進むことになる。よって、セレクタ４２０の
出力は、第２図（Ｖ）に示すように「／Ｏ」、「１１」
、「２０」、「１２」というように出力され、途中に１
２０」番地という割込みを与えることになる。
上記したように、この発明の装置では簡単な手段により
メモリアクセス制御回路２００の動作を優先させること
ができる。つまり第２のアクセスパルスを割込みとして
与えれば、Ｉ／Ｏアクセス制御回路／Ｏ０のアクセスが
終了するまで待つ必要はなく、割込みアドレスを与える
ことができる。
メモリアクセス制御回路２００の動作を優先させること
ができる。つまり第２のアクセスパルスを割込みとして
与えれば、Ｉ／Ｏアクセス制御回路／Ｏ０のアクセスが
終了するまで待つ必要はなく、割込みアドレスを与える
ことができる。
割込みアクセスが終了すれば、Ｉ／Ｏアクセス制御モー
ドを継続させることができる。
ドを継続させることができる。
このように動作するメモリ制御装置によれば、マイクロ
コンピュータの全体プログラムを構築する場合に、従来
のような制約がないために、プログラム構築が容易とな
る。また、割込みアクセスが可能であることから、融通
性がよく、データ処理速度を向上するのに有効である。
コンピュータの全体プログラムを構築する場合に、従来
のような制約がないために、プログラム構築が容易とな
る。また、割込みアクセスが可能であることから、融通
性がよく、データ処理速度を向上するのに有効である。
［発明の効果］
以上説明したようにこの発明は、Ｉ／Ｏアクセス制御モ
ードであっても、メモリアクセス制御が可能であり、割
込みアクセスが得られ、融通性を向上し、監視プログラ
ムを１つ削減できる。
ードであっても、メモリアクセス制御が可能であり、割
込みアクセスが得られ、融通性を向上し、監視プログラ
ムを１つ削減できる。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の装置の動作を説明するためにしめしたタイミン
グチャート、第３図は従来のメモリ制御装置を示す回路
図、第４図は第３図の回路の動作を説明するために示し
たタイミングチャートである。 ／Ｏ０・・・Ｉ／Ｏアクセス制御回路、２００・・・メ
モリアクセス制御回路、１／Ｏ．１２０．２／Ｏ．２２
０・・・フリップフロップ回路、１３０．１９５．２３
０・・・アンド回路、１４０．４／Ｏ・・・ラッチ回路
、１５０・・・ダウンカウンタ、１６０・・・負論理ア
ンド回路、１７０．１９０・・・インバータ、１８０・
・・ナンド回路、３００・・・オア回路、４２０・・・
セレクタ、５００・・・ランダムアクセスメモリ（ＲＡ
Ｍ）。
の発明の装置の動作を説明するためにしめしたタイミン
グチャート、第３図は従来のメモリ制御装置を示す回路
図、第４図は第３図の回路の動作を説明するために示し
たタイミングチャートである。 ／Ｏ０・・・Ｉ／Ｏアクセス制御回路、２００・・・メ
モリアクセス制御回路、１／Ｏ．１２０．２／Ｏ．２２
０・・・フリップフロップ回路、１３０．１９５．２３
０・・・アンド回路、１４０．４／Ｏ・・・ラッチ回路
、１５０・・・ダウンカウンタ、１６０・・・負論理ア
ンド回路、１７０．１９０・・・インバータ、１８０・
・・ナンド回路、３００・・・オア回路、４２０・・・
セレクタ、５００・・・ランダムアクセスメモリ（ＲＡ
Ｍ）。
Claims (1)
- 【特許請求の範囲】 ランダムアクセスメモリと、 このランダムアクセスメモリのアドレス入力部に対して
、カウンタで発生されるアドレスとラッチ回路から出力
されるアドレスとを選択的に与えるセレクタと、 第１のアクセスパルスが供給されたときからプリセット
された数値に等しい回数だけメモリアクセス基準信号の
タイミングで、クロックを発生し前記カウンタに与える
アドレスを進行せしめるＩ／Ｏアクセス制御手段と、 第２のアクセスパルスが供給されたときに前記ラッチ回
路にアドレスバスのアドレスをロードせしめるメモリア
クセス制御手段と、 前記Ｉ／Ｏアクセス制御手段が前記アドレスを進行せし
めしている途中に、前記第２のアクセスパルスが入力さ
れると、前記アクセス基準信号に同期して前記Ｉ／Ｏア
クセス制御手段の前記クロックの発生を強制的に停止さ
せて、メモリアクセス制御手段によるアクセスを優先さ
せる手段とを具備したことを特徴とするメモリ制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13889389A JPH034342A (ja) | 1989-05-31 | 1989-05-31 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13889389A JPH034342A (ja) | 1989-05-31 | 1989-05-31 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034342A true JPH034342A (ja) | 1991-01-10 |
Family
ID=15232585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13889389A Pending JPH034342A (ja) | 1989-05-31 | 1989-05-31 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994025169A1 (fr) * | 1993-04-26 | 1994-11-10 | Omi Kogyo Co., Ltd. | Collecteur de poussieres electrostatique et appareil de collecte de vapeurs dote de ce dernier |
-
1989
- 1989-05-31 JP JP13889389A patent/JPH034342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994025169A1 (fr) * | 1993-04-26 | 1994-11-10 | Omi Kogyo Co., Ltd. | Collecteur de poussieres electrostatique et appareil de collecte de vapeurs dote de ce dernier |
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