JPH0344070A - 相補型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
相補型ｍｏｓ電界効果トランジスタの製造方法Info
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- JPH0344070A JPH0344070A JP1178761A JP17876189A JPH0344070A JP H0344070 A JPH0344070 A JP H0344070A JP 1178761 A JP1178761 A JP 1178761A JP 17876189 A JP17876189 A JP 17876189A JP H0344070 A JPH0344070 A JP H0344070A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、ゲート電極のパターニング工程及びソース・
ドレイン領域への導電型不純物の導入工程を合理化した
相補型ＭＯＳ電界効果トランジスタの製造方法に関する
。
ドレイン領域への導電型不純物の導入工程を合理化した
相補型ＭＯＳ電界効果トランジスタの製造方法に関する
。
［従来の技術］
第２図（ａ）乃至（ｅ）は従来の相補型ＭＯＳ電界効果
トランジスタ（以下、０ＭＯＳ−ＦＥＴという）の製造
方法を工程順に示す縦断面図である。この第２図に基づ
いて従来のＣＭＯＳ −Ｆ ＥＴの製造方法について説
明する。
トランジスタ（以下、０ＭＯＳ−ＦＥＴという）の製造
方法を工程順に示す縦断面図である。この第２図に基づ
いて従来のＣＭＯＳ −Ｆ ＥＴの製造方法について説
明する。
先ず、第２図（ａ）に示すように、第１導電型の半導体
基板、例えば、Ｎ型シリコン基板１の表面に第２導電型
の拡散領域、例えば、Ｐ型ウェル２を局部的に形成する
。次に、Ｎ型シリコン基板１の表面に素子分離膜３を選
択的に成長させてＮ型シリコン基板１の素子分離を行な
う。その後、Ｎ型シリコン基板１の全面にゲート酸化膜
３ａ及びゲーＩ・電極膜４を順次被着する。
基板、例えば、Ｎ型シリコン基板１の表面に第２導電型
の拡散領域、例えば、Ｐ型ウェル２を局部的に形成する
。次に、Ｎ型シリコン基板１の表面に素子分離膜３を選
択的に成長させてＮ型シリコン基板１の素子分離を行な
う。その後、Ｎ型シリコン基板１の全面にゲート酸化膜
３ａ及びゲーＩ・電極膜４を順次被着する。
次に、第２図（ｂ）に示すように、ゲート電極膜４上に
マスク祠を塗布した後、選択的に露光することによりマ
スク材１３をパターニングする。
マスク祠を塗布した後、選択的に露光することによりマ
スク材１３をパターニングする。
その後、マスク材１３をマスクとしてゲート電極膜４を
選択的にエツチング除去することにより、Ｎ型シリコン
基板１のＮ型領域上及びＰ型ウェル２上に夫々ゲート電
極４ａ及び４ｂを形成する。
選択的にエツチング除去することにより、Ｎ型シリコン
基板１のＮ型領域上及びＰ型ウェル２上に夫々ゲート電
極４ａ及び４ｂを形成する。
次に、第２図（Ｃ）に示すように、Ｎ型シリコン基板１
のＰ型ウェル２上を除く領域をマスク祠１４で被覆した
後に、このマスク材１４及びゲート電極４ｂをマスクと
してＰ型ウェル２の表面にＮ型不純物を注入してソース
領域９及びドレイン領域１０を自己整合的に形成する。
のＰ型ウェル２上を除く領域をマスク祠１４で被覆した
後に、このマスク材１４及びゲート電極４ｂをマスクと
してＰ型ウェル２の表面にＮ型不純物を注入してソース
領域９及びドレイン領域１０を自己整合的に形成する。
次に、第２図（ｄ）に示すように、Ｎ型シリコン基板１
のＰ型ウェル２上の領域をマスク材１５で被覆した後に
、このマスク材１５及びゲート電極４ａをマスクとして
Ｎ型シリコン基板１の表面にＰ型不純物を注入してソー
ス領域６及びドレイン領域７を形成する。
のＰ型ウェル２上の領域をマスク材１５で被覆した後に
、このマスク材１５及びゲート電極４ａをマスクとして
Ｎ型シリコン基板１の表面にＰ型不純物を注入してソー
ス領域６及びドレイン領域７を形成する。
次に、第２図（ｅ）に示すように、マスク伺１５を除去
した後、Ｎ型シリコン基板１の全面に層間絶縁膜１１を
被着する。次いで、ソース領域６゜９及びドレイン領域
７，１０の直上域の層間絶縁膜１１及びゲート酸化膜３
ａを順次選択的に除去することにより、コンタクト孔を
開孔する。更に、この間孔部内及びシリコン基板１表面
上にアルミニウム等からなる膜状の配線１６を被着し、
選択的にエツチング除去することにより配線１６を所定
の形状にパターニングして各素子を相互配線すれば０Ｍ
ＯＳ−ＦＥＴが製造される。
した後、Ｎ型シリコン基板１の全面に層間絶縁膜１１を
被着する。次いで、ソース領域６゜９及びドレイン領域
７，１０の直上域の層間絶縁膜１１及びゲート酸化膜３
ａを順次選択的に除去することにより、コンタクト孔を
開孔する。更に、この間孔部内及びシリコン基板１表面
上にアルミニウム等からなる膜状の配線１６を被着し、
選択的にエツチング除去することにより配線１６を所定
の形状にパターニングして各素子を相互配線すれば０Ｍ
ＯＳ−ＦＥＴが製造される。
［発明が解決しようとする課題］
しかしながら、上述した従来の０ＭＯＳ−ＦＥＴ０製造
方法においては、第２図（ｂ）乃至（ｄ）に示すように
、ゲート電極４ａ、４ｂを形成する工程、Ｎ型不純物を
Ｐ型ウェル２に注入する工程及びＰ型不純物をシリコン
基板１に注入する工程において、各領域を選択するため
に形成されるマスク材を３回剥離する必要がある。この
ため、製造工程が長くなり、その途中工程においてゴミ
が混入し、０ＭＯＳ−ＦＥＴに傷が発生する危険性が高
い。従って、０ＭＯ３−ＦＥＴの製造歩留りが低下する
と共に、製品の信頼性が低下するという問題点がある。
方法においては、第２図（ｂ）乃至（ｄ）に示すように
、ゲート電極４ａ、４ｂを形成する工程、Ｎ型不純物を
Ｐ型ウェル２に注入する工程及びＰ型不純物をシリコン
基板１に注入する工程において、各領域を選択するため
に形成されるマスク材を３回剥離する必要がある。この
ため、製造工程が長くなり、その途中工程においてゴミ
が混入し、０ＭＯＳ−ＦＥＴに傷が発生する危険性が高
い。従って、０ＭＯ３−ＦＥＴの製造歩留りが低下する
と共に、製品の信頼性が低下するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
製造工程が短く、高品質の製品を高製逍歩留りで製造す
ることができる相補型ＭＯＳ電界効果トランジスタの製
造方法を提供することを目的とする。
製造工程が短く、高品質の製品を高製逍歩留りで製造す
ることができる相補型ＭＯＳ電界効果トランジスタの製
造方法を提供することを目的とする。
［課題を解決するための手段］
本発明に係る相補型ＭＯＳ電界効果トランジスタの製造
方法は、半導体基板に対し電極膜を被着する工程と、前
記電極膜上に第１のマスク材をパターン形成した後、前
記電極膜を選択的にエツチング除去して第１トランジス
タ形成予定領域に第１のゲート電極を形成する工程と、
前記第１のマスク材をマスクとして第１トランジスタ形
成予定領域の半導体基板表面に不純物を導入する工程と
、第２のマスク材をパターン形成した後、前記電極膜を
選択的にエツチング除去して第２トランジスタ形成予定
領域に第２のゲート電極を形成する工程と、前記第２の
マスク材をマスクとして第２１５− ランマスク形成予定領域の半導体基板表面に不純物を導
入する工程とを有することを特徴とする。
方法は、半導体基板に対し電極膜を被着する工程と、前
記電極膜上に第１のマスク材をパターン形成した後、前
記電極膜を選択的にエツチング除去して第１トランジス
タ形成予定領域に第１のゲート電極を形成する工程と、
前記第１のマスク材をマスクとして第１トランジスタ形
成予定領域の半導体基板表面に不純物を導入する工程と
、第２のマスク材をパターン形成した後、前記電極膜を
選択的にエツチング除去して第２トランジスタ形成予定
領域に第２のゲート電極を形成する工程と、前記第２の
マスク材をマスクとして第２１５− ランマスク形成予定領域の半導体基板表面に不純物を導
入する工程とを有することを特徴とする。
［作用コ
本発明においては、相補型ＭＯ３電界効果トランジスタ
における例えば、ＮチャネルＭＯＳ電界効果トランジス
タのゲート電極を形成するためにマスクとして使用され
るマスク材を、次工程にて半導体基板表面にＮ型不純物
を注入してソース・ドレイン活性領域を形成するための
マスクとしてそのまま使用する。また、Ｐチャネル型Ｍ
ＯＳ電界効果トランジスタのゲート電極を形成するため
にマスクとして使用されるマスク材を、次工程にて半導
体基板表面にＰ型不純物を注入して活性領域を形成する
ためのマスクとしてそのまま使用する。このため、半導
体基板上にマスク材を塗布する工程及び半導体基板上か
らマスク材を剥離される工程を、夫々従来３回であった
ものを、２回に削減することができる。これにより、相
補型ＭＯＳ電界効果トランジスタの製造工程が短縮され
、ゴミの混入を抑制できると共に、相補型ＭＯＳ’ｉ一 界効果トランジスタに傷が発生することを抑制できる。
における例えば、ＮチャネルＭＯＳ電界効果トランジス
タのゲート電極を形成するためにマスクとして使用され
るマスク材を、次工程にて半導体基板表面にＮ型不純物
を注入してソース・ドレイン活性領域を形成するための
マスクとしてそのまま使用する。また、Ｐチャネル型Ｍ
ＯＳ電界効果トランジスタのゲート電極を形成するため
にマスクとして使用されるマスク材を、次工程にて半導
体基板表面にＰ型不純物を注入して活性領域を形成する
ためのマスクとしてそのまま使用する。このため、半導
体基板上にマスク材を塗布する工程及び半導体基板上か
らマスク材を剥離される工程を、夫々従来３回であった
ものを、２回に削減することができる。これにより、相
補型ＭＯＳ電界効果トランジスタの製造工程が短縮され
、ゴミの混入を抑制できると共に、相補型ＭＯＳ’ｉ一 界効果トランジスタに傷が発生することを抑制できる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るＣＭＯＳ −Ｆ ＥＴの
製造方法を工程順に示す縦断面図である。
製造方法を工程順に示す縦断面図である。
先ず、第１図（ａ）に示すように、Ｎ型半導体基板１の
表面のＮ型チャネル電界効果トランジスタ形成予定領域
にＰ型不純物を拡散させてＰ型ウェル２を形成する。次
に、Ｎ型シリコン基板１の表面に素子分離膜３を選択的
に成長させてＮ型シリコン基板１の素子分離を行なう。
表面のＮ型チャネル電界効果トランジスタ形成予定領域
にＰ型不純物を拡散させてＰ型ウェル２を形成する。次
に、Ｎ型シリコン基板１の表面に素子分離膜３を選択的
に成長させてＮ型シリコン基板１の素子分離を行なう。
更に、Ｎ型シリコン基板１の全面にゲート酸化膜長３ａ
及びゲ−ｌ−電極膜４を順次被着する。
及びゲ−ｌ−電極膜４を順次被着する。
次に、第１図（ｂ）に示すように、ゲート電極膜４上に
マスク祠５を被着させて写真蝕刻法により選択的に露光
することにより、Ｐ型ウェル２上及びＮ型シリコン基板
工におけるＰ型チャネル電界効果トランジスタのゲート
電極形成予定領域上にマスク材５を残存させてこれらを
選択的に被覆する。
マスク祠５を被着させて写真蝕刻法により選択的に露光
することにより、Ｐ型ウェル２上及びＮ型シリコン基板
工におけるＰ型チャネル電界効果トランジスタのゲート
電極形成予定領域上にマスク材５を残存させてこれらを
選択的に被覆する。
そして、マスク材５をマスクとしてゲート電極膜４を選
択的にエツチング除去することにより、Ｎ型シリコン基
板１のＰ型チャネル電界効果トランジスタ形成予定領域
にゲート電極４ａをパターン形成する。更に、このマス
ク材５をそのままマスクとしてＮ型シリコン基板１の表
面にＰ型不純物を注入することにより、Ｐ型チャネル電
界効果ｌ・ランマスクのソース領域６及びドレイン領域
７を形成する。
択的にエツチング除去することにより、Ｎ型シリコン基
板１のＰ型チャネル電界効果トランジスタ形成予定領域
にゲート電極４ａをパターン形成する。更に、このマス
ク材５をそのままマスクとしてＮ型シリコン基板１の表
面にＰ型不純物を注入することにより、Ｐ型チャネル電
界効果ｌ・ランマスクのソース領域６及びドレイン領域
７を形成する。
次に、第１図（Ｃ）に示すように、マスク材５を剥離し
た後に、Ｎ型シリコン基板１の全面にマスク材８を被着
する。次いで、マスク材８に選択的に露光することによ
り、Ｐ型ウェル２内におけるＮ型チャネル電界効果トラ
ンジスタのゲート電極形成予定領域上及びＮ型シリコン
基板１におけるＰ型チャネル電界効果トランマスタ形成
予定領域上にマスク材８を残存させてこれらの領域を選
択的に被覆する。そして、マスク材８をマスクとしてゲ
ート電極膜４を選択的にエツチング除去することにより
、Ｐ型ウェル２上にゲート電極４ｂをパターン形成する
。更に、このマスク材８をそのままマスクとして使用し
てＰ型ウェル２表面にＮ型不純物を注入することにより
、ソース領域９及びドレイン領域１０を形成する。
た後に、Ｎ型シリコン基板１の全面にマスク材８を被着
する。次いで、マスク材８に選択的に露光することによ
り、Ｐ型ウェル２内におけるＮ型チャネル電界効果トラ
ンジスタのゲート電極形成予定領域上及びＮ型シリコン
基板１におけるＰ型チャネル電界効果トランマスタ形成
予定領域上にマスク材８を残存させてこれらの領域を選
択的に被覆する。そして、マスク材８をマスクとしてゲ
ート電極膜４を選択的にエツチング除去することにより
、Ｐ型ウェル２上にゲート電極４ｂをパターン形成する
。更に、このマスク材８をそのままマスクとして使用し
てＰ型ウェル２表面にＮ型不純物を注入することにより
、ソース領域９及びドレイン領域１０を形成する。
次に、第１図（ｄ）に示すように、マスク材８を除去し
た後にＮ型シリコン基板１の全面に層間絶縁膜１１を被
着する。次いで、ソース領域６゜９及びドレイン領域７
．１０の直上域の居間絶縁膜１１及びゲート酸化膜３ａ
を順次選択的に除去することにより、コンタクト孔を開
孔する。その後、この間孔部内及びシリコン基板１表面
上にアルミニウム膜を被着し、このアルミニウム膜を選
択的にエツチング除去することにより配線１２がパター
ン形成される。
た後にＮ型シリコン基板１の全面に層間絶縁膜１１を被
着する。次いで、ソース領域６゜９及びドレイン領域７
．１０の直上域の居間絶縁膜１１及びゲート酸化膜３ａ
を順次選択的に除去することにより、コンタクト孔を開
孔する。その後、この間孔部内及びシリコン基板１表面
上にアルミニウム膜を被着し、このアルミニウム膜を選
択的にエツチング除去することにより配線１２がパター
ン形成される。
本実施例によれば、Ｎ型チャネル電界効果トランジスタ
のソース及びドレインとなる領域にＮ型不純物を注入し
、Ｐ型チャネル電界効果Ｉ・ランマスクのソース及びド
レインとなる領域にＰ型不純９ 物を注入する工程までに、従来は３回必要としていたマ
スク材の被着及び剥離工程を、ゲート電極の形成時のマ
スク拐をそのまま使用してソース及びドレイン領域に不
純物を注入することにより、２回に削減している。従っ
て、従来のＣＭＯＳ −ＦＥＴの製造方法に比してマス
ク工程が少ないため歩留りが向上し、０ＭＯ３−ＦＥＴ
の品質低下を抑制することができる。
のソース及びドレインとなる領域にＮ型不純物を注入し
、Ｐ型チャネル電界効果Ｉ・ランマスクのソース及びド
レインとなる領域にＰ型不純９ 物を注入する工程までに、従来は３回必要としていたマ
スク材の被着及び剥離工程を、ゲート電極の形成時のマ
スク拐をそのまま使用してソース及びドレイン領域に不
純物を注入することにより、２回に削減している。従っ
て、従来のＣＭＯＳ −ＦＥＴの製造方法に比してマス
ク工程が少ないため歩留りが向上し、０ＭＯ３−ＦＥＴ
の品質低下を抑制することができる。
［発明の効果コ
以上説明したように本発明によれば、Ｎチャネル電界効
果トランジスタ及びＰチャネル電界効果トランジスタの
ゲート電極を別々の工程で形成するため、ゲート電極を
形成するために使用したマスクをそのまま使用して拡散
領域を形成することができる。従って、マスクの被着工
程及びマスクの剥離工程を削減することができる。これ
により、相補型ＭＯＳ電界効果トランジスマス製造歩留
りが向」ニし、品質に対する信頼性を向上させることが
できる。更に、工程数の削減による合理化に伴って工期
が短縮され、コストを低減することかで１０− きるという効果を奏する。
果トランジスタ及びＰチャネル電界効果トランジスタの
ゲート電極を別々の工程で形成するため、ゲート電極を
形成するために使用したマスクをそのまま使用して拡散
領域を形成することができる。従って、マスクの被着工
程及びマスクの剥離工程を削減することができる。これ
により、相補型ＭＯＳ電界効果トランジスマス製造歩留
りが向」ニし、品質に対する信頼性を向上させることが
できる。更に、工程数の削減による合理化に伴って工期
が短縮され、コストを低減することかで１０− きるという効果を奏する。
第１図（ａ）乃至（ｄ）は本発明の実施例に係る相補型
ＭＯＳ電界効果トランジスタの製造方法を工程順に示す
縦断面図、第２図（ａ）乃至（ｅ）は従来の相補型ＭＯ
Ｓ電界効果トランジスタの製造方法を示す縦断面図であ
る。 １；Ｎ型シリコン基板、２；Ｐ型ウェル、３；素子分離
膜、３ａ；ゲート酸化膜、４；ゲート電極膜、４ａ、４
ｂ；ゲート電極、５，８．１３゜１４．１５；マスク材
、６，９；ソース領域、７゜１０；ドレイン領域、１１
；層間絶縁膜、１２゜１６；配線
ＭＯＳ電界効果トランジスタの製造方法を工程順に示す
縦断面図、第２図（ａ）乃至（ｅ）は従来の相補型ＭＯ
Ｓ電界効果トランジスタの製造方法を示す縦断面図であ
る。 １；Ｎ型シリコン基板、２；Ｐ型ウェル、３；素子分離
膜、３ａ；ゲート酸化膜、４；ゲート電極膜、４ａ、４
ｂ；ゲート電極、５，８．１３゜１４．１５；マスク材
、６，９；ソース領域、７゜１０；ドレイン領域、１１
；層間絶縁膜、１２゜１６；配線
Claims (1)
- （１）半導体基板に対し電極膜を被着する工程と、前記
電極膜上に第１のマスク材をパターン形成した後、前記
電極膜を選択的にエッチング除去して第１トランジスタ
形成予定領域に第１のゲート電極を形成する工程と、前
記第１のマスク材をマスクとして第１トランジスタ形成
予定領域の半導体基板表面に不純物を導入する工程と、
第２のマスク材をパターン形成した後、前記電極膜を選
択的にエッチング除去して第２トランジスタ形成予定領
域に第２のゲート電極を形成する工程と、前記第２のマ
スク材をマスクとして第２トランジスタ形成予定領域の
半導体基板表面に不純物を導入する工程とを有すること
を特徴とする相補型ＭＯＳ電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178761A JPH0344070A (ja) | 1989-07-11 | 1989-07-11 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178761A JPH0344070A (ja) | 1989-07-11 | 1989-07-11 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344070A true JPH0344070A (ja) | 1991-02-25 |
Family
ID=16054147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178761A Pending JPH0344070A (ja) | 1989-07-11 | 1989-07-11 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5976061A (ja) * | 1982-09-07 | 1984-04-28 | バスフ アクチエンゲゼルシヤフト | キノリン誘導体、その製法及び該誘導体を含有する除草剤 |
-
1989
- 1989-07-11 JP JP1178761A patent/JPH0344070A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5976061A (ja) * | 1982-09-07 | 1984-04-28 | バスフ アクチエンゲゼルシヤフト | キノリン誘導体、その製法及び該誘導体を含有する除草剤 |
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