JPH06196553A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06196553A JPH06196553A JP34269692A JP34269692A JPH06196553A JP H06196553 A JPH06196553 A JP H06196553A JP 34269692 A JP34269692 A JP 34269692A JP 34269692 A JP34269692 A JP 34269692A JP H06196553 A JPH06196553 A JP H06196553A
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Landscapes
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Abstract
(57)【要約】
【目的】 素子分離構造を有する半導体装置において、
フィールドプレート電極のエッジ形状を滑らかにするこ
とにより、後工程における段切れやパターニング不良が
発生することがなく、しかも微小な分離間隔になっても
十分な分離能力を有する半導体装置を提供する。 【構成】 素子分離構造を有する半導体装置において、
半導体基板１と、この半導体基板１上に形成される薄い
酸化膜２と、この酸化膜２上に形成され、テーパエッジ
を有するとともに、一定電位に固定されるフィールドプ
レート電極３を具備する。
フィールドプレート電極のエッジ形状を滑らかにするこ
とにより、後工程における段切れやパターニング不良が
発生することがなく、しかも微小な分離間隔になっても
十分な分離能力を有する半導体装置を提供する。 【構成】 素子分離構造を有する半導体装置において、
半導体基板１と、この半導体基板１上に形成される薄い
酸化膜２と、この酸化膜２上に形成され、テーパエッジ
を有するとともに、一定電位に固定されるフィールドプ
レート電極３を具備する。
Description
【０００１】
【産業上の利用分野】本発明は、高集積化に適した素子
分離構造を有する半導体装置に関するものである。
分離構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体装置（特に、シリコンＬＳ
Ｉ）の能動素子相互間の分離には、選択酸化法あるいは
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）とも呼ばれる方法が広く使用されてき
た。図５はかかる従来の半導体装置の製造工程断面図で
ある。
Ｉ）の能動素子相互間の分離には、選択酸化法あるいは
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）とも呼ばれる方法が広く使用されてき
た。図５はかかる従来の半導体装置の製造工程断面図で
ある。
【０００３】まず、図５（ａ）に示すように、シリコン
単結晶基板１０１上に熱酸化膜１０２、窒化シリコン膜
１０３を順次堆積させ、ホトリソグラフィ技術により、
分離用酸化膜を形成したい部位の窒化シリコン膜及び熱
酸化膜をエッチングにより除去した後、分離能力を向上
させるために必要ならば、チャネルストップイオン注入
を行い、拡散層１０４を形成する。
単結晶基板１０１上に熱酸化膜１０２、窒化シリコン膜
１０３を順次堆積させ、ホトリソグラフィ技術により、
分離用酸化膜を形成したい部位の窒化シリコン膜及び熱
酸化膜をエッチングにより除去した後、分離能力を向上
させるために必要ならば、チャネルストップイオン注入
を行い、拡散層１０４を形成する。
【０００４】続いて、図５（ｂ）に示すように、１００
０℃程度のウェット酸化を行い、フィールド酸化膜１０
５を形成する。この際、窒化シリコン膜１０３は酸化種
を阻止し、耐酸化性を有するため、窒化シリコン膜１０
３の下のシリコンは酸化されず、それ以外の部分に厚い
フィールド酸化膜１０５が形成される。その後、図５
（ｃ）に示すように、窒化シリコン膜１０３及び熱酸化
膜１０２を除去すると、素子形成領域１０６と素子分離
領域１０７とが分離して形成される。１０５ａはバーズ
ビークである。
０℃程度のウェット酸化を行い、フィールド酸化膜１０
５を形成する。この際、窒化シリコン膜１０３は酸化種
を阻止し、耐酸化性を有するため、窒化シリコン膜１０
３の下のシリコンは酸化されず、それ以外の部分に厚い
フィールド酸化膜１０５が形成される。その後、図５
（ｃ）に示すように、窒化シリコン膜１０３及び熱酸化
膜１０２を除去すると、素子形成領域１０６と素子分離
領域１０７とが分離して形成される。１０５ａはバーズ
ビークである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た半導体装置の製造方法では、パターンピッチが小さく
なった場合、フィールド酸化膜エッジのテーパー（いわ
ゆるバーズビーク）１０５ａがあるため、素子形成領域
が非常に小さくなり、ついには全く形成できなくなって
しまう致命的な欠点があった。また、チャネルストップ
イオン注入拡散層１０４が素子形成領域に滲み出して、
この部分に形成されるＭＯＳトランジスタの実効チャネ
ル幅を狭めたり、閾値電圧を変動させるといった欠点も
有していた。
た半導体装置の製造方法では、パターンピッチが小さく
なった場合、フィールド酸化膜エッジのテーパー（いわ
ゆるバーズビーク）１０５ａがあるため、素子形成領域
が非常に小さくなり、ついには全く形成できなくなって
しまう致命的な欠点があった。また、チャネルストップ
イオン注入拡散層１０４が素子形成領域に滲み出して、
この部分に形成されるＭＯＳトランジスタの実効チャネ
ル幅を狭めたり、閾値電圧を変動させるといった欠点も
有していた。
【０００６】これらの欠点を改良した分離法が、例えば
特開平３−２０５８６８に開示されている。図６はかか
る従来の半導体装置の断面図である。この図に示すよう
に、シリコン基板２０１上に分離領域用ゲート酸化膜２
０２、その上に分離用ゲート電極２０３が形成されてい
る。この分離用ゲート電極２０３は分離用ＭＯＳがオフ
するように電位が与えられている。分離されたアクティ
ブ領域には、ゲート酸化膜２０４、ゲート電極２０５、
拡散層２０６から構成されるＭＯＳトランジスタが形成
されている。
特開平３−２０５８６８に開示されている。図６はかか
る従来の半導体装置の断面図である。この図に示すよう
に、シリコン基板２０１上に分離領域用ゲート酸化膜２
０２、その上に分離用ゲート電極２０３が形成されてい
る。この分離用ゲート電極２０３は分離用ＭＯＳがオフ
するように電位が与えられている。分離されたアクティ
ブ領域には、ゲート酸化膜２０４、ゲート電極２０５、
拡散層２０６から構成されるＭＯＳトランジスタが形成
されている。
【０００７】しかしながら、この半導体装置の構成で
は、分離用ゲート電極２０３による段差が発生し、その
後の工程、例えばアクティブトランジスタのゲート電極
パターニングなどにおいて、段差によりホトリソパター
ニング不良やエッチング残りが起こり、歩留まりが大幅
に低下するといった欠点があった。本発明は、以上述べ
た問題点を除去するため、素子分離構造を有する半導体
装置において、フィールドプレート電極のエッジ形状を
滑らかにすることにより、後工程における段切れやパタ
ーニング不良が発生することがなく、しかも微小な分離
間隔になっても、十分な分離能力を有する半導体装置を
提供することを目的とする。
は、分離用ゲート電極２０３による段差が発生し、その
後の工程、例えばアクティブトランジスタのゲート電極
パターニングなどにおいて、段差によりホトリソパター
ニング不良やエッチング残りが起こり、歩留まりが大幅
に低下するといった欠点があった。本発明は、以上述べ
た問題点を除去するため、素子分離構造を有する半導体
装置において、フィールドプレート電極のエッジ形状を
滑らかにすることにより、後工程における段切れやパタ
ーニング不良が発生することがなく、しかも微小な分離
間隔になっても、十分な分離能力を有する半導体装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、素子分離構造を有する半導体装置におい
て、半導体基板と、この半導体基板上に形成された薄い
絶縁膜と、この絶縁膜上に形成され、テーパエッジを有
するとともに、一定電位に固定されるフィールドプレー
ト電極を設けるようにしたものである。
成するために、素子分離構造を有する半導体装置におい
て、半導体基板と、この半導体基板上に形成された薄い
絶縁膜と、この絶縁膜上に形成され、テーパエッジを有
するとともに、一定電位に固定されるフィールドプレー
ト電極を設けるようにしたものである。
【０００９】また、素子分離構造を有するＣＭＯＳ型半
導体装置において、Ｐ型半導体層上に形成された薄い絶
縁膜と、この絶縁膜上に形成され、テーパエッジを有す
るとともに、第１の一定電位に固定された第１のフィー
ルドプレート電極と、Ｎ型半導体層上に形成された薄い
絶縁膜と、この絶縁膜上に形成され、テーパエッジを有
するとともに、第１の一定電位よりも高い第２の一定電
位に固定された第２のフィールドプレート電極を設ける
ようにしたものである。
導体装置において、Ｐ型半導体層上に形成された薄い絶
縁膜と、この絶縁膜上に形成され、テーパエッジを有す
るとともに、第１の一定電位に固定された第１のフィー
ルドプレート電極と、Ｎ型半導体層上に形成された薄い
絶縁膜と、この絶縁膜上に形成され、テーパエッジを有
するとともに、第１の一定電位よりも高い第２の一定電
位に固定された第２のフィールドプレート電極を設ける
ようにしたものである。
【００１０】
【作用】本発明によれば、上記のように、素子分離構造
を有する半導体装置において、半導体基板上に比較的薄
い酸化膜を介してエッジにテーパ形状を有するフィール
ドプレート電極を設け、これを一定電位に固定すること
により、素子分離を実現する。
を有する半導体装置において、半導体基板上に比較的薄
い酸化膜を介してエッジにテーパ形状を有するフィール
ドプレート電極を設け、これを一定電位に固定すること
により、素子分離を実現する。
【００１１】したがって、フィールドプレート電極のエ
ッジが滑らかなので、後工程における段切れやパターニ
ング不良が発生せず、しかも微小な分離間隔になっても
十分な分離能力が得られる。
ッジが滑らかなので、後工程における段切れやパターニ
ング不良が発生せず、しかも微小な分離間隔になっても
十分な分離能力が得られる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置の平面図、図２は図１のＡ−Ａ線断面図、図３は
図１のＢ−Ｂ線断面図である。この実施例では、Ｐ型シ
リコン基板上にＮチャネルＭＯＳトランジスタを形成す
る例を示している。
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置の平面図、図２は図１のＡ−Ａ線断面図、図３は
図１のＢ−Ｂ線断面図である。この実施例では、Ｐ型シ
リコン基板上にＮチャネルＭＯＳトランジスタを形成す
る例を示している。
【００１３】図中、１はＰ型シリコン単結晶基板、２は
分離領域５２上に形成された酸化膜、３はこの酸化膜２
上に形成されたフィールドプレート電極である。能動素
子領域（アクティブ領域）５１には、ＮチャネルＭＯＳ
トランジスタが形成されている。ＭＯＳトランジスタは
ゲート酸化膜４、ゲート電極６、ソース・ドレインＮ +
拡散層７から構成されている。フィールドプレート電極
３とゲート電極６とは絶縁膜（酸化膜）５で分離されて
いる。トランジスタの上には層間絶縁膜８が形成されて
おり、必要な場所にコンタクトホール９Ａ、９Ｂ、９Ｃ
が開孔されている。
分離領域５２上に形成された酸化膜、３はこの酸化膜２
上に形成されたフィールドプレート電極である。能動素
子領域（アクティブ領域）５１には、ＮチャネルＭＯＳ
トランジスタが形成されている。ＭＯＳトランジスタは
ゲート酸化膜４、ゲート電極６、ソース・ドレインＮ +
拡散層７から構成されている。フィールドプレート電極
３とゲート電極６とは絶縁膜（酸化膜）５で分離されて
いる。トランジスタの上には層間絶縁膜８が形成されて
おり、必要な場所にコンタクトホール９Ａ、９Ｂ、９Ｃ
が開孔されている。
【００１４】コンタクトホール内部には、導体が埋め込
まれており、金属配線１０Ａ、１０Ｂ、１０Ｃに接続さ
れている。最上層には保護用のパッシベーション膜（図
示なし）が形成される。フィールドプレート電極３に
は、一定電圧が印加されるようになっているが、この電
圧は分離領域部分のＭＯＳ構造の閾値電圧よりも十分低
く設定される。望ましくは、回路中で用いられる最も低
い電圧に設定される。このように構成することにより、
分離能力は分離領域部分のＭＯＳ構造のパンチスルー特
性によって決定されることになる。
まれており、金属配線１０Ａ、１０Ｂ、１０Ｃに接続さ
れている。最上層には保護用のパッシベーション膜（図
示なし）が形成される。フィールドプレート電極３に
は、一定電圧が印加されるようになっているが、この電
圧は分離領域部分のＭＯＳ構造の閾値電圧よりも十分低
く設定される。望ましくは、回路中で用いられる最も低
い電圧に設定される。このように構成することにより、
分離能力は分離領域部分のＭＯＳ構造のパンチスルー特
性によって決定されることになる。
【００１５】通常、この分離能力は従来のＬＯＣＯＳ分
離よりも優れており、微細なパターンでも十分な分離能
力を有する。次に、この半導体装置の製造方法について
図４を参照しながら説明する。まず、図４（ａ）に示す
ように、Ｐ型シリコン単結晶基板１上に熱酸化により膜
厚１０乃至２０ｎｍの熱酸化膜２を形成する。その上に
ＣＶＤ法により多結晶シリコン２１を膜厚１００乃至２
００ｎｍ堆積し、不純物としてリンを高濃度にドープす
る。このドーピングは多結晶シリコン堆積時に原料ガス
中に不純物を含んだガスを混入させて、堆積と同時にド
ープする方法を用いてもよい。多結晶シリコン２１上に
ＣＶＤ法により、膜厚２０ｎｍ程度の酸化膜２２及び膜
厚１００ｎｍ程度の窒化膜２３を堆積した後、ホトリソ
グラフィ技術により窒化膜２３及び酸化膜２２を選択的
に除去する。
離よりも優れており、微細なパターンでも十分な分離能
力を有する。次に、この半導体装置の製造方法について
図４を参照しながら説明する。まず、図４（ａ）に示す
ように、Ｐ型シリコン単結晶基板１上に熱酸化により膜
厚１０乃至２０ｎｍの熱酸化膜２を形成する。その上に
ＣＶＤ法により多結晶シリコン２１を膜厚１００乃至２
００ｎｍ堆積し、不純物としてリンを高濃度にドープす
る。このドーピングは多結晶シリコン堆積時に原料ガス
中に不純物を含んだガスを混入させて、堆積と同時にド
ープする方法を用いてもよい。多結晶シリコン２１上に
ＣＶＤ法により、膜厚２０ｎｍ程度の酸化膜２２及び膜
厚１００ｎｍ程度の窒化膜２３を堆積した後、ホトリソ
グラフィ技術により窒化膜２３及び酸化膜２２を選択的
に除去する。
【００１６】続いて、図４（ｂ）に示すように、窒化膜
２３を耐酸化性マスクとして、露出している多結晶シリ
コン２１を選択的に熱酸化する。酸化の条件としては、
８００乃至１０００℃のウェットあるいはドライ酸化が
適当である。選択酸化により、露出している多結晶シリ
コン２１を完全に酸化膜にすると、窒化膜２３の下部に
エッジにテーパ形状をもった多結晶シリコン２１のフィ
ールドプレート電極３が残る。
２３を耐酸化性マスクとして、露出している多結晶シリ
コン２１を選択的に熱酸化する。酸化の条件としては、
８００乃至１０００℃のウェットあるいはドライ酸化が
適当である。選択酸化により、露出している多結晶シリ
コン２１を完全に酸化膜にすると、窒化膜２３の下部に
エッジにテーパ形状をもった多結晶シリコン２１のフィ
ールドプレート電極３が残る。
【００１７】更に、図４（ｃ）に示すように、窒化膜２
３を熱リン酸水溶液でエッチングし、不要な酸化膜２を
希フッ酸水溶液でエッチングし、アクティブ領域の基板
を露出させる。ここまでの工程で分離領域とアクティブ
領域が分画される。次に、図４（ｄ）に示すように、熱
酸化により、ＭＯＳトランジスタのゲート酸化膜４を形
成する。この時、同時にフィールドプレート電極３上に
も酸化膜５が形成されるが、多結晶シリコン上のほうが
単結晶上よりも厚く形成される。その上にトランジスタ
のゲート電極６を形成する。その後は、公知の技術を用
いＭＯＳトランジスタ等の素子及び配線を形成してい
く。
３を熱リン酸水溶液でエッチングし、不要な酸化膜２を
希フッ酸水溶液でエッチングし、アクティブ領域の基板
を露出させる。ここまでの工程で分離領域とアクティブ
領域が分画される。次に、図４（ｄ）に示すように、熱
酸化により、ＭＯＳトランジスタのゲート酸化膜４を形
成する。この時、同時にフィールドプレート電極３上に
も酸化膜５が形成されるが、多結晶シリコン上のほうが
単結晶上よりも厚く形成される。その上にトランジスタ
のゲート電極６を形成する。その後は、公知の技術を用
いＭＯＳトランジスタ等の素子及び配線を形成してい
く。
【００１８】次に、本発明の他の実施例について図７及
び図８を用いて説明する。図７は本発明の他の実施例を
示す半導体装置の平面図、図８は図７のＣ−Ｃ線断面図
である。この実施例はＣＭＯＳに適用した例である。図
に示すように、Ｐ型シリコン単結晶基板６１上にはＮチ
ャネルＭＯＳトランジスタが、また基板中に形成された
Ｎウェル６２上にはＰチャネルＭＯＳトランジスタが形
成されている。６３は分離領域上に形成された薄い酸化
膜、６４Ａ，６４Ｂはその上に形成されたフィールドプ
レート電極で、ＮチャネルＭＯＳトランジスタ相互の分
離では、フィールドプレート電極６４Ａは電位の低いＶ
SSラインに、また、ＰチャネルＭＯＳトランジスタ相互
の分離では、フィールドプレート電極６４Ｂは電位の高
いＶDDラインに接続されている。
び図８を用いて説明する。図７は本発明の他の実施例を
示す半導体装置の平面図、図８は図７のＣ−Ｃ線断面図
である。この実施例はＣＭＯＳに適用した例である。図
に示すように、Ｐ型シリコン単結晶基板６１上にはＮチ
ャネルＭＯＳトランジスタが、また基板中に形成された
Ｎウェル６２上にはＰチャネルＭＯＳトランジスタが形
成されている。６３は分離領域上に形成された薄い酸化
膜、６４Ａ，６４Ｂはその上に形成されたフィールドプ
レート電極で、ＮチャネルＭＯＳトランジスタ相互の分
離では、フィールドプレート電極６４Ａは電位の低いＶ
SSラインに、また、ＰチャネルＭＯＳトランジスタ相互
の分離では、フィールドプレート電極６４Ｂは電位の高
いＶDDラインに接続されている。
【００１９】Ｎウェルの周囲にはＮ+ 拡散層６７Ａが設
けられ、ウェルの電位を固定している。６５はＭＯＳト
ランジスタのゲート酸化膜、６６はゲート電極であり、
６７はＮチャネルトランジスタのソース・ドレインＮ+
拡散層、６８はＰチャネルトランジスタのソース・ドレ
インＰ+ 拡散層である。また、６７ＡはＮウェル電位固
定用Ｎ+ 拡散層、６８ＡはＰ基板電位固定用Ｐ+ 拡散層
である。
けられ、ウェルの電位を固定している。６５はＭＯＳト
ランジスタのゲート酸化膜、６６はゲート電極であり、
６７はＮチャネルトランジスタのソース・ドレインＮ+
拡散層、６８はＰチャネルトランジスタのソース・ドレ
インＰ+ 拡散層である。また、６７ＡはＮウェル電位固
定用Ｎ+ 拡散層、６８ＡはＰ基板電位固定用Ｐ+ 拡散層
である。
【００２０】トランジスタ上部には層間絶縁膜６９が形
成されており、必要な場所にコンタクトホール７０が開
孔されている。コンタクトホール７０内には導体が埋め
込まれており、その上部には金属配線７１Ａ、７１Ｂ、
７１Ｃ、７１Ｄが形成されている。最上層には保護用の
パッシベーション膜（図示なし）が形成されている。こ
のような構成にすることにより、Ｎチャネル領域では分
離部分のＮチャネルＭＯＳのフィールドプレート電極６
４Ａを電位の低いＶSSラインに接続し、電位の低いＶSS
にし、また、Ｐチャネル領域では分離部分のＰチャネル
ＭＯＳのフィールドプレート電極６４Ｂを電位の高いＶ
DDラインに接続して、電位の高いＶDDにするようにした
ので、それぞれの分離部分のＭＯＳを完全にカットオフ
でき、良好な分離特性が得られる。
成されており、必要な場所にコンタクトホール７０が開
孔されている。コンタクトホール７０内には導体が埋め
込まれており、その上部には金属配線７１Ａ、７１Ｂ、
７１Ｃ、７１Ｄが形成されている。最上層には保護用の
パッシベーション膜（図示なし）が形成されている。こ
のような構成にすることにより、Ｎチャネル領域では分
離部分のＮチャネルＭＯＳのフィールドプレート電極６
４Ａを電位の低いＶSSラインに接続し、電位の低いＶSS
にし、また、Ｐチャネル領域では分離部分のＰチャネル
ＭＯＳのフィールドプレート電極６４Ｂを電位の高いＶ
DDラインに接続して、電位の高いＶDDにするようにした
ので、それぞれの分離部分のＭＯＳを完全にカットオフ
でき、良好な分離特性が得られる。
【００２１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、素子分離領域にテーパエッジをもったフィール
ドプレート電極を有するＭＯＳトランジスタを形成し、
カットオフするような電位をフィールドプレート電極に
与えるようにしたので、次のような効果を奏することが
できる。
よれば、素子分離領域にテーパエッジをもったフィール
ドプレート電極を有するＭＯＳトランジスタを形成し、
カットオフするような電位をフィールドプレート電極に
与えるようにしたので、次のような効果を奏することが
できる。
【００２３】（１）フィールドプレート電極のエッジが
滑らかなので、後工程における段切れやパターニング不
良が発生しない。 （２）微小な分離間隔になっても十分な分離能力が得ら
れる。 （３）ＬＯＣＯＳ法のようなチャネルストップ層からの
滲み出しがなく、アクティブトランジスタへの悪影響を
及ぼすことがない。
滑らかなので、後工程における段切れやパターニング不
良が発生しない。 （２）微小な分離間隔になっても十分な分離能力が得ら
れる。 （３）ＬＯＣＯＳ法のようなチャネルストップ層からの
滲み出しがなく、アクティブトランジスタへの悪影響を
及ぼすことがない。
【図１】本発明の実施例を示す半導体装置の平面図であ
る。
る。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】本発明の実施例を示す半導体装置の製造工程断
面図である。
面図である。
【図５】従来の半導体装置の製造工程断面図である。
【図６】従来の他の半導体装置の断面図である。
【図７】本発明の他の実施例を示す半導体装置の平面図
である。
である。
【図８】図７のＣ−Ｃ線断面図である。
１，６１ Ｐ型シリコン単結晶基板 ２，５，２２，６３ 酸化膜 ３，６４Ａ，６４Ｂ フィールドプレート電極 ４，６５ ゲート酸化膜 ６，６６ ゲート電極 ７ ソース・ドレインＮ+ 拡散層 ８，６９ 層間絶縁膜 ９Ａ，９Ｂ，９Ｃ，７０ コンタクトホール １０Ａ，１０Ｂ，１０Ｃ，７１Ａ，７１Ｂ，７１Ｃ，７
１Ｄ 金属配線 ２１ 多結晶シリコン ２３ 窒化膜 ５１ 能動素子領域（アクティブ領域） ５２ 分離領域 ６２ Ｎウェル ６７ Ｎチャネルトランジスタのソース・ドレインＮ
+ 拡散層 ６７Ａ Ｎウェル電位固定用Ｎ+ 拡散層 ６８ Ｐチャネルトランジスタのソース・ドレインＰ
+ 拡散層 ６８Ａ Ｐ基板電位固定用Ｐ+ 拡散層
１Ｄ 金属配線 ２１ 多結晶シリコン ２３ 窒化膜 ５１ 能動素子領域（アクティブ領域） ５２ 分離領域 ６２ Ｎウェル ６７ Ｎチャネルトランジスタのソース・ドレインＮ
+ 拡散層 ６７Ａ Ｎウェル電位固定用Ｎ+ 拡散層 ６８ Ｐチャネルトランジスタのソース・ドレインＰ
+ 拡散層 ６８Ａ Ｐ基板電位固定用Ｐ+ 拡散層
Claims (3)
- 【請求項１】 素子分離構造を有する半導体装置におい
て、 （ａ）半導体基板と、 （ｂ）該半導体基板上に形成された薄い絶縁膜と、 （ｃ）該絶縁膜上に形成され、テーパエッジを有すると
ともに、一定電位に固定されるフィールドプレート電極
を具備することを特徴とする半導体装置。 - 【請求項２】 素子分離構造を有するＣＭＯＳ型半導体
装置において、 （ａ）Ｐ型半導体層上に形成された薄い絶縁膜と、 （ｂ）該絶縁膜上に形成され、テーパエッジを有すると
ともに、第１の一定電位に固定された第１のフィールド
プレート電極と、 （ｃ）Ｎ型半導体層上に形成された薄い絶縁膜と、 （ｄ）該絶縁膜上に形成され、テーパエッジを有すると
ともに、第１の一定電位よりも高い第２の一定電位に固
定された第２のフィールドプレート電極を具備すること
を特徴とする半導体装置。 - 【請求項３】 前記請求項２記載の半導体装置におい
て、第１の一定電位がアース電位ＶSSで、第２の一定電
位が電源電位ＶDDであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34269692A JPH06196553A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34269692A JPH06196553A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196553A true JPH06196553A (ja) | 1994-07-15 |
Family
ID=18355792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34269692A Withdrawn JPH06196553A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH113934A (ja) * | 1997-06-11 | 1999-01-06 | Toshiba Corp | 半導体集積回路 |
| US7898029B2 (en) | 2008-12-17 | 2011-03-01 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
-
1992
- 1992-12-22 JP JP34269692A patent/JPH06196553A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH113934A (ja) * | 1997-06-11 | 1999-01-06 | Toshiba Corp | 半導体集積回路 |
| US7898029B2 (en) | 2008-12-17 | 2011-03-01 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
| US8120107B2 (en) | 2008-12-17 | 2012-02-21 | Mitsubishi Electric Corporation | Semiconductor device internally having insulated gate bipolar transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |