JPH0344215A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 本発明は、２進の重み付けされた容量アレイと基準電位
を等間隔に分割する抵抗列とを備えたＡ／Ｄ変換器に関
する。

〈口〉従来の技術 第３図は、従来のＡ／Ｄ変換器の回路図であり、上位３
ビツトを容量アレイ（１）を用いて判定し、下位２ピツ
トを抵抗列（２）を用いて判定する５ビツト構成の場合
を示している。

２進の重み付けされた容量アレイ（１）は、ＣＩＣ／２
　、Ｃ／４及びＣ／４の容量を有する４つのコンデンサ
（１ａ）〜（ｌｄ）で構成されており、各コンデンサ（
１ａ）〜（１ｄ〉の第１電極が共通に接続され、スイッ
チ（３〉を介して接地されると共に、第２電極が夫々切
換スイッチ（４ａ〉〜（４ｄ〉に接続される。

各切換スイッチ（４ａ）〜（４ｃ〉は、一方が接地され
ると共に他方が切換スイッチ（５）に接続される。また
、切換スイッチ（４ｄ〉は、一方が抵抗列（２）に接続
されると共にスイッチ（６）を介して接地され、他方が
切換スイッチ（５）に接続される。そして、切換スイッ
チ（５〉は、一方に基準電圧■、が印加され、他方にア
ナログ信号ＶＩＮが入力される。

抵抗列（２）は、直列接続された抵抗値の等しい８つの
抵抗からなり、この抵抗列（２〉の一端にｖ３が印加さ
れ、他端が接地される。従って、抵抗列（２）の各段か
ら、ｖ２／８のステップで段階的に異なる電圧が得られ
、この各電圧がスイッチ（７ａ）〜（７ｆ）を介して切
換スイッチ（４ｄ）に接続される。

容量アレイ（１）の第１電極側は、スイッチ（３）に接
続されると共に差動アンプ（８〉の反転入力側に接続さ
れる。この差動アンプ（８〉の非反転入力側は接地され
ており、従って容量アレイ（１）の第１電極側の電位Ｖ
ｘの正負が判定される。即ち、Ｖｘが負であれば差動ア
ンプ〈８〉の出力は「１１、正であればｒＯ」となり、
この出力が制御ロジック（９）に入力されてデジタルデ
ータＤ。Ｕアの各ビットを構成する。さらに、制御ロジ
ック（９）では、差動アンプ（８）の出力状態に基づい
て切換制御信号ＳＣが作成され、この切換制御信号ＳＣ
に従って各スイッチ（４ａ）〜（４ｄ）　、　（７ａ）
〜（７ｆ）　、　（５）及び（３）の切換え又はオン、
オフが制御される。

次に回路の動作について説明する。

第４図は、第３図のスイッチ動作のタイミング図である
。ここで、各スイッチ（４ａ）〜（４ｄ〉及ヒ（５）の
切換えは、各切換制御信号Ｓ　Ｃｒ〜ｓｃ、が１１」の
ときに第３図に示すＨ側、「ＯｌのときＬ側になり、ス
イッチ（３）は切換制御信号ＳＣ０が１１」のときオン
するものとする。

先ずサンプリング期間に切換制御信号ＳＣ０〜ＳＣ，が
「１」となって各スイッチ（４ａ）〜（４ｄ）（５）が
Ｈ側に切換えられ、スイッチ（３〉がオンすると、各コ
ンデンサ（１ａ〉〜（１ｄ）の第２電極側にアナログ信
号ＶＩＮが印加され、各コンデンサにＣＶ、Ｎ、Ｃｖ　
ｒ　Ｈ／　２　、　ＣＶ　Ｉ　Ｎ／　４及びｃ　ｖ　Ｉ
　Ｎ／　４　ノミ荷が蓄積される。そして、続くホール
ド期間に切換制御信号ＳＣ６〜ＳＣ６が「０」となって
各スイッチ（４ａ）〜（４ｄ〉がＬ側に切換えられ、ス
イッチ（３）がオフすると、各コンデンサ〈１ａ〉〜（
１ｄ）の第２電極側が接地電位まで引き下げられ、第１
電極側の電位Ｖｘが−ｖ、Ｎとなる。尚、このときスイ
ッチ（６〉はオンし、各スイッチ（７ａ）〜（７ｆ）は
オフしている。

次にＭＳＢ判定期間でスイッチ（４ａ）が再びＨ（Ｊｌ
ｌｌに切換えられると、コンデンサ（１ａ）の第２電極
に■、が印加され、ホールド期間にホールドされた電荷
量が各コンデンサ（１ａ）〜（１ｄ）に分配されてＶＸ
はｖ＊／　２　　Ｖ　ＩＮとなる。このＶｘの正負が差
動アンプ（８）で判定され、Ｖ　ＩＮがＶ、／２より高
ければ出力は「１」、低ければ１０」となり、これがＭ
ＳＢとなる。制御ロジック（９）は、差動アンプ（８〉
の出力からＭＳＢを得ると共に、切換制御信号ＳＣ，を
ＭＳＢに従って「１」或いは「Ｏｌに設定する。即ち、
ＭＳＢがｒｌ」の場合には切換制御信号ＳＣ３をｒｌ」
のまま維持してコンデンサ（１ａ）にｖ、ｌを印加させ
、ＭＳＢが１０」のときには切換制御信号ＳＣＩを反転
して「Ｏ，Ｊとし、コンデンサ（１ａ）の第２′ｗＬ極
側を接地させる。

ＭＳＢが「１」と判定された場合、続＜Ｂ２判定期間で
はスイッチ（４ａ〉がＨ側のままで、スイッチ（４ｂ）
がＨ側に切換えられる。するとＶｘは■、／２　＋　Ｖ
ｌｌ／　４　　Ｖ　ｒＮトｆｔす、このＶｘがＭＳＢ（
７）判定と同様に正負が判定される。即ち、Ｖｘが３Ｖ
ｍ／４より高ければ第２ビツト（Ｂ２）が「１４、逆に
低ければ「Ｏ４と判定される。

一方、ＭＳＢが「ＯＪと判定された場合、Ｂ２判定期間
ではスイッチ（４ａ〉がＬ側に切換えられ、スイッチ（
４ｂ〉がＨ側に切換えられる。すると、ＶｘはＶｌ／４
　　ＶＩＮとなり、ｖｌＨがｖ、／ｌ、ｌ大きければＶ
ｘが負となってＢ２が「１」と判定され、逆にＶＩＮが
ｖ、／４より小さければＶｘが正となってＢ２が「０」
と判定される。

そして、Ｂ３判定期間で第３ビツト（Ｂ３）がＢ２と同
様に判定され、制御ロジック（９）にデジタルデータＤ
。Ｕｌの上位３ビツトが与えられる。

続いて、Ｂ４判定期間では、スイッチ（４ｄ）がＬ側に
切換えられると共にスイッチ（６〉がオフし、ＭＳＢが
「１．か「０」かに依ってスイッチ（７ａ〉或いは（７
ｂ）がオンする。即ち、ＭＳＢが「１」のとき（ＶＩＮ
はＶｌｌｌ／２より高い）にはスイッチ〈７ａ〉がオン
してコンデンサ（１ｄ）の第２電極に３Ｖ。

／４が印加すれ、ＭＳＢが「Ｏ」のとき（ＶＩＮはＶ＊
／２より低い）にはスイッチ（７ｂ）がオンしてｖ、／
４が印加される。従ってＶｘは、ＭＳＢ・■＊／　２　
＋　Ｂ　２　・Ｖ　＊／　４　＋　Ｂ　３　・Ｖ　＊／
　８　＋　Ｖ　＊／　１６−ｖｏとなり、とのＶｘの正
負から第４ビツト（Ｂ４）が判定される。

次にＬＳＢ判定期間では、Ｂ４判定期間でオンしたスイ
ッチ（７ａ）（７ｂ）がオフし、ＭＳＢとＢ４とに応じ
てスイッチ（７ｃ〉〜（７ｆ〉のひとつがオンする。即
ち、ＭＳＢが「１」のとき、Ｂ４が「１」であればスイ
ッチ（７ｃ）、Ｂ４がｒ□、であればスイッチ（７ｄ〉
が夫々オンし、ＭＳＢが「Ｏ」のときＢ４が「１」であ
ればスイッチ（７ｅ）、Ｂ４が「０」であればスイッチ
（７ｆ〉が夫々才°ンして抵抗列〈２〉の各段の電圧が
択一的にコンデンサ（１ｄ）の第２を極に印加される。

従ってＶｘは、ＭＳＢ・Ｖ＊／２＋Ｂ２　◆Ｖ＊／４＋
Ｂ３　・Ｖｘ／８＋Ｂ４・Ｖ　＊／　１　Ｂ　＋　Ｖ　
＊／　３２　　Ｖ　ＩＮとなり、このＶｘの正負からＬ
ＳＢが判定される。

以上のように判定されたＢ４及びＬ　Ｓ　Ｂ　４ｔ、Ｍ
ＳＢ−Ｂ３の上位３ビツトと合わせて５ビツトのデジタ
ルデータＤ。ＵＴとし、制御ロジック（９）から出力さ
れる。

このような容量アレイ（１〉と抵抗列（２）とを備えた
Ａ／Ｄ変換器は、例えばＩ　ＥＥＥ　　Ｊ　、５ｏｌｉ
ｄ　−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　、　Ｖｏｌ、　
Ｓ　Ｃ−１６、Ｎａ　６″Ｈｉｇｈ　−Ｒｅｓｏｌｕｔ
ｉｏｎ　Ａ／　Ｄ　Ｃｏｎｖｅｒｓｔｏｎ　ｉｎ　Ｍ　
ＯＳ　／　Ｌ　ＳＩ”に記載されている。

（ハ〉発明が解決しようとする課題 上述の如きＡ／Ｄ変換器では、差動アンプ（８〉に於い
て接地電位を中心にして−Ｖ、／２〜ｖ、／２の範囲で
電位の比較判定が行われているため、差動アンプを動作
させるには＋側と一側との２つの電源を必要とする。複
数の電源が必要となると、Ａ／Ｄ変換器の周辺回路の構
成が複雑となって規模の増大を招くという問題が生じる
。

そこで本発明は単電源で動作可能なＡ／Ｄ変換器の提供
を目的とする。

（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもので、
２進の重み付けがされた複数の容量が並列に配列された
容量アレイと、この容量アレイの第１電極側に第１の基
準電位を与えると共にデジタル変換されるアナログ信号
値を上記容量アレイの第２電極側に与える手段と、上記
容量アレイの第２を極側に上記第１の基準電位を与える
手段と、上記容量アレイの各容量の上記第２電極側に選
択的に上記第１の基準電位より高電位の第２の基準電位
或いは低電位の第３の基準電位を与える手段と、上記第
３の基準電位から上記第２の基準電位までの間を抵抗列
で等間隔に分割し、各段の電位を択一的に上記容量アレ
イの最小容量の上記第２電極側に与える手段と、上記第
１電極側の電位を上記第１の基準電位と比較する比較回
路と、この比較回路の比較結果に基づいてデジタルデー
タを作成すると共に上記各手段から上記容量アレイへの
各基準電位の供給を切換制御する制御回路と、を備えて
成るものである。

（＊）作用 本発明に依れば、第２の基準電位と第３の基準電位との
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
判定が行われ、第２の基準電位を電源電位、第３の基準
電位を接地電位とすることで比較回路を単電源で動作さ
せることができ、アナログ信号値の比較範囲が接地電位
から電源電位までとなる。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図は本発明Ａ／Ｄ変換器の回路図であり、５ビツト
構成の場合を示している。

容量アレイ（１〉は、Ｃ，Ｃ／２及びＣ／２の容量を有
する３つのコンデンサ（１ａ）〜（１ｃ〉で構成されて
おり、第１電極が共通に接続され、この第１電極側にス
イッチ（１２〉を介して基準電圧Ｖつの１７２の電圧（
Ｖ、／２）が印加される。このＶ＊／２は、後述する抵
抗列（１０）の中間点の電圧が用いられる。各コンデン
サ（ｌｌａ）〜（ｌｌｃ）の第２電極には夫々切換スイ
ッチ（１３ａ）〜（１３ｃ）が接続され、これら切換ス
イッチ（１３ａ）〜（１３ｃ）の一方がアナログ信号Ｖ
ＩＮとｖ、／２との入力を切換える切換スイッチ（１４
）に接続される。また切換スイッチ（１３ａ）（１３ｂ
）の他方は、■、の入力と接地とを切換える切換スイッ
チ（１５〉に接続され、切換スイッチ（１３ｃ）の他方
は抵抗列（１０）に接続される。

抵抗列（１０）は、第３図と同一のものであり、直列接
続された８つの抵抗からなり、各段から得られる電圧を
各スイッチ（１６ａ）〜（１６ｆ）の動作の選択に依っ
て択一的にコンデンサ（ｌｌｃ）に供給するように構成
されている。

以上の各スイッチの動作辻、第３図と同一構成の制御ロ
ジック（１８〉からの切換制御信号ＳＣ０〜Ｓ　Ｃ＊　
、　Ｓ　Ｃａ”　Ｓ　Ｃｆに依って制御される。

容量アレイ（１１）の第１電極側は差動アンプ（１７〉
の反転入力側に接続され、その電位Ｖｘが非反転入力側
に印加されるｖ　ＩＩ／　２と比較される。従って、Ｖ
ｘがｖ６／２より低ければ差動アンプ（１７）の出力が
「１」、高ければ「０」となり、この出力が制御ロジッ
ク（１８）に供給されてデジタルデータＤ　Ｏｕｔの各
ビットが構成される。

次に動作について説明する。

第２図は第１図のスイッチ動作のタイミング図である。

各スイッチ（１３ａ）〜（１３ｃ）　、　（１４）　、
　（１５）及び（１２）の動作は、第３図の場合に従い
切換制御信号ＳＣ８〜ＳＣ５がＩ″１」のときＨ側、ｒ
Ｏ」のときＬ側に切換えられ、切換制御信号ＳＣ０が「
１」のときにオンするものとする。

サンプリング期間では、切換制御信号Ｓ００〜ＳＣ５が
「１」となり、スイッチ（１２〉がオンして各スイッチ
（１３ａ）〜（１３ｃ）及び（１４）がＨ側に切換えら
れ、各コンデンサ（ｌｌａ）〜（ｌｉｅ）の画電極にＶ
。

／２とＶ工とが印加される。従って、各コンデンサ（ｌ
ｌａ）〜（ｌｉｅ）にＣ（ＶＩＮ　　ｖ＊１ｚ）−ｃｃ
ｖｒＮ−Ｖ、／２）／２及びＣ（Ｖ　ＩＮ　　Ｖ＊／　
２　）　／　２　（７）電荷が蓄積される。

続＜ＭＳＢ判定期間では、スイッチ（１２）がオフして
スイッチ（１４〉がＬ側に切換えられ、各コンデンサ（
ｌｌａ）〜（ｌｉｅ）の第２電極側にｖ、／２が印加さ
れる。第２電極側の電位がＶＩＮからＶ１１／２になる
と、Ｖｘは、第１電極側がフローティング状態にあるこ
とから、（Ｖｌ／　２　　Ｖ　ＩＮ）　＋　ｖ＊／　ｚ
となる。そこで、このＶｘが差動アンプ（１７）で■。

／２と比較され、比較結果からＭＳＢが判定される。即
ち、ｖｌＮがｖ、／２より高ければＶｘが■、／２より
低くなり、差動アンプ〈１７〉の出力がｒｌ」となって
ＭＳＢが１１」と判定される。逆に、ＶＩＨがＶ、／２
より低ケレばｖＸはｖＩＩ／２より高くなり、差動アン
プ（１７）の出力からＭＳＢが「Ｏ」と判定される。

切換制御信号ＳＣ５は、ＭＳＢが１１」と判定されると
ｒｌ」となって切換スイッチ（１５〉をＶＩＮ側（Ｈ側
）に設定し、ＭＳＢが１０」と判定されると「０」とな
って切換スイッチ（１５）を接地側（Ｌ側）に設定する
。このＭＳＢが判定されるまでの期間（図中破線で示す
）は、切換制御信号ＳＣ，はどちらでも差支えない。

次にＢ２判定期間では、スイッチ（１３ａ）がＬ側に切
換えられ、ＭＳＢがＩ″１」であればフンデンサ（ｌｌ
ａ）の第２電極にＶえが印加され、ＭＳＢが「Ｏ」であ
ればコンデンサ（ｌｌａ）の第２電極が接地される。従
ってＭＳＢが「１」の場合、Ｖｘが（Ｖ＊／２　＋ｖ＊
／４−ＶＩＮ）＋ｖ、／２　とｔｔす、このＶｘをｖ、
／２と比較することで、ＶＩＮと３■１Ｎ／４との大小
が判定されて第２ビツト（Ｂ２）が得られる。−１Ｍ５
Ｂが「Ｏ」の場合、Ｖｘが（ｖ　＊／　４ｖ　ｒｓ　）
　＋　ｖ　ｌ／　２となり、このＶｘをｖ、／２と比較
してＶＩＮと■、／４との大小が判定され、Ｂ２が得ら
れる。

また、切換制御信号Ｓ　Ｃ、は、Ｂ２の判定に従ってＢ
２が「１」であれば次のＢ３判定期間以後「１」に維持
され、「Ｏ」であれば「Ｏ」に反転して維持される。

Ｂ３判定期間に於いてもＢ２判定期間と同様に、スイッ
チ（１３ｂ）がＬ側に切換えられ、そのときのＶｘの値
から第３ビツト（Ｂ３）が判定される。そして、ＭＳＢ
判定期間からＢ３判定期間に得られたＭＳＢ、Ｂ２及び
Ｂ３でデジタルデータＤｏＵＴの上位３ビツトが構成さ
れる。

続＜８４判定期間に於いては、スイッチ（１３ｃ）がＬ
側に切換えられ、第３図のＢ４の判定と同様にスイッチ
（１６ａ）（１６ｂ）が選択的にオンされて抵抗列（１
０）の各段の電圧の何れかがコンデンサ（ｌｌｃ）の第
２電極に印加され、そのときのＶｘの値から第４ビツト
（Ｂ４）が判定される。以下ＬＳＢ判定期間に於いても
Ｂ４判定期間と同様にＭＳＢ及びＢ４の判定結果に従っ
てスイッチ（１６ｃ）〜（１６ｆ）が選択的にオンされ
、オンされたスイッチ（１６ｃ）〜（１６ｆ）に対応す
る電圧がコンデンサ（ｌｌｃ）の第２電極に印加されて
ＶｘがＶ　＋ｔ／　２と比較される。

従って、抵抗列の各段の電位をコンデンサ（ｌｌｃ）の
第２電極に選択的に与え、そのときのＶｘの値の判定か
らＢ４及びＬＳＢが得られ、先に得られたＭＳＢ−Ｂ３
の上位３ビツトと合わせて５ビツトのデジタルデータＤ
。０４が構成されて制御ロジック（１８〉から出力され
る。

このようなＡ／Ｄ変換器は、直列型や直並列型等のＡ／
Ｄ変換器に比して回路構成が簡単なために、回路規模の
大幅な縮小が図れると共に、コンデンサ及び切換スイッ
チや抵抗列の付加に依ってビット数の増設ができるため
、多ビット化が容易である。

（ト）発明の効果 本発明に依れば、差動アンプの比較判定動作を接地電位
から基準電位までの範囲で行わせることができ、差動ア
ンプを単一電源で動作させることができる。従って、基
準電位を得るための単一電源をＡ／Ｄ変換器の周辺回路
として設ければ良くなり、周辺回路の構成の簡略化が望
める。

【図面の簡単な説明】

第１図は本発明Ａ／Ｄ変換器の回路図、第２図は第１図
の動作タイミング図、第３図は従来のＡ／Ｄ変換器の回
路図、第４図は第３図の動作タイミング図である。 （１）（１１）・、、容量アレイ、　＜ｌａ）〜（ｌｄ
）（ｌｌａ）〜（１１ｃ）・−Ｄンデンサ、　（３）（
６）（７ａ）〜（７ｆ）（１２）（１６ａ）〜（１６ｆ
）・・・スイッチ、　（４ａ）〜（４ｄ）（５）（１３
ａ）〜（１３ｃ）（１４）（１５）・・・切換スイッチ
、　（８）（１７）・・・差動アンプ、　（９）（ｔ８
）・・・制御ロジック、　（１０）・・・抵抗列。

Claims (2)

【特許請求の範囲】
1. （１）２進の重み付けがされた複数の容量が並列に配列
   された容量アレイと、 この容量アレイの第１電極側に第１の基準電位を与える
   と共にデジタル変換されるアナログ信号値を上記容量ア
   レイの第２電極側に与える手段と、上記容量アレイの第
   ２電極側に上記第１の基準電位を与える手段と、 上記容量アレイの各容量の上記第２電極側に選択的に上
   記第１の基準電位より高電位の第２の基準電位或いは低
   電位の第３の基準電位を与える手段と、 上記第３の基準電位から上記第２の基準電位までの間を
   抵抗列で等間隔に分割し、各段の電位を択一的に上記容
   量アレイの最小容量の上記第２電極側に与える手段と、 上記第１電極側の電位を上記第１の基準電位と比較する
   比較回路と、 この比較回路の比較結果に基づいてデジタルデータを作
   成すると共に上記各手段から上記容量アレイへの各基準
   電位の供給を切換制御する制御回路と、 を備え、 上記第１及び第２電極側に上記第１の基準電位及びアナ
   ログ信号値を印加して上記容量アレイに上記アナログ信
   号値に応じた電荷量を蓄積した後に上記第１電極側を浮
   遊状態とすると共に上記第２電極側に上記第１の基準電
   位を印加したとき、上記第１電極側が上記第１の基準電
   位より低電位となれば上記第２の基準電位、高電位とな
   れば上記第３の基準電位を上記第１の基準電位と交互に
   上記容量アレイの各容量に順次供給し、 続いて上記抵抗列の各段の電位を上記比較回路の比較結
   果に従い選択して上記容量アレイの最小容量に供給する
   ことを特徴とするＡ／Ｄ変換器。
2. （２）上記第１の基準電位は、上記第２の基準電位と上
   記第３の基準電位との間の中間電位であることを特徴と
   する請求項第１項記載のＡ／Ｄ変換器。