JPH0348528A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0348528A JPH0348528A JP18397589A JP18397589A JPH0348528A JP H0348528 A JPH0348528 A JP H0348528A JP 18397589 A JP18397589 A JP 18397589A JP 18397589 A JP18397589 A JP 18397589A JP H0348528 A JPH0348528 A JP H0348528A
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- potential
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- array
- capacitor
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- 239000003990 capacitor Substances 0.000 claims description 51
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 206010000060 Abdominal distension Diseases 0.000 description 1
- 208000024330 bloating Diseases 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、２進の重み付けされた容量アレイを備えた電
荷再分配型Ａ／Ｄ変換器に関する．（ロ）従来の技術 第３図は、従来の電荷再分配型Ａ／Ｄ変換器の回路図で
あり、４ビット構成の場合を示している． ２進の重み付けされた容量アレイ・（１〉は、４ビット
構成の場合、容量が夫々８Ｃ，４Ｃ，２Ｃ．Ｃ及びＣの
５つのコンデンサ（１ａ〉〜（１ｅ〉で構成されており
、各コンデンサ（１ａ）〜（１ｅ）の第１電極が共通に
接続され、スイッチ（２〉を介して接地されると共に、
第２電極が夫々切換スイッチ（３ａ〉〜（３ｅ〉に接続
される。各切換スイッチ（３ａ〉〜（３ｅ）は一寅が接
地されると共に他方が切換スイッチ（４〉に接続される
。この切換スイッチ（４）は、一方に基準電圧ｖ６が入
力され、他方にアナログ信号ｖ，、が入力される。これ
ら各スイッチ（３ａ）〜（３ｅ），（４）及び（２〉は
、後述する制御ロジック（５）からの切換制御信号ＳＣ
に従って切換制御される。
荷再分配型Ａ／Ｄ変換器に関する．（ロ）従来の技術 第３図は、従来の電荷再分配型Ａ／Ｄ変換器の回路図で
あり、４ビット構成の場合を示している． ２進の重み付けされた容量アレイ・（１〉は、４ビット
構成の場合、容量が夫々８Ｃ，４Ｃ，２Ｃ．Ｃ及びＣの
５つのコンデンサ（１ａ〉〜（１ｅ〉で構成されており
、各コンデンサ（１ａ）〜（１ｅ）の第１電極が共通に
接続され、スイッチ（２〉を介して接地されると共に、
第２電極が夫々切換スイッチ（３ａ〉〜（３ｅ〉に接続
される。各切換スイッチ（３ａ〉〜（３ｅ）は一寅が接
地されると共に他方が切換スイッチ（４〉に接続される
。この切換スイッチ（４）は、一方に基準電圧ｖ６が入
力され、他方にアナログ信号ｖ，、が入力される。これ
ら各スイッチ（３ａ）〜（３ｅ），（４）及び（２〉は
、後述する制御ロジック（５）からの切換制御信号ＳＣ
に従って切換制御される。
容量アレイ＜１）の第１電極側は、スイッチ（２〉に接
続されると共に差動アンプ（６〉の反転入力側に接続さ
れる。差動アンプ（６）の非反転入力側は接地されてお
り、従って容量アレイ（１）の第１電極側の電位ｖｘが
負であれば差動アンプ（６）の出力が「１ハ正であれば
ｒ′０」となる．そして、差動アンブ（６）の出力が制
御ロジック（５）に入力され、デジタルデータＤ。Ｕ７
が作成される。さらに制御ロジック（５〉では差動アン
ブ（６〉の出力状態に基づいて切換制御信号ＳＣ．〜Ｓ
Ｃ．が作成され、各スイッチ（３ａ）〜（３ｅ） ，
（４）及び（２〉に供給される。
続されると共に差動アンプ（６〉の反転入力側に接続さ
れる。差動アンプ（６）の非反転入力側は接地されてお
り、従って容量アレイ（１）の第１電極側の電位ｖｘが
負であれば差動アンプ（６）の出力が「１ハ正であれば
ｒ′０」となる．そして、差動アンブ（６）の出力が制
御ロジック（５）に入力され、デジタルデータＤ。Ｕ７
が作成される。さらに制御ロジック（５〉では差動アン
ブ（６〉の出力状態に基づいて切換制御信号ＳＣ．〜Ｓ
Ｃ．が作成され、各スイッチ（３ａ）〜（３ｅ） ，
（４）及び（２〉に供給される。
次に回路の動作について説明する。
第４図は第３図のスイッチ動作のタイミング図である。
ここで、各スイッチ（３ａ〉〜（３ｅ〉及び（４）の切
換は、各切換制御信号ＳＣ，〜ＳＣ．が「１，のとき第
３図に示すＨ側、′０」のときＬ側になり、スイッチ（
２〉は切換制御信号ＳＣ，が「１，のときにオンするも
のとする。
換は、各切換制御信号ＳＣ，〜ＳＣ．が「１，のとき第
３図に示すＨ側、′０」のときＬ側になり、スイッチ（
２〉は切換制御信号ＳＣ，が「１，のときにオンするも
のとする。
先ずサンプリング期間に切換制御信号ＳＣ．〜ＳＣ．が
ｌ″１」となって各スイッチ（３ａ）〜（３ｅ）（４）
がＨ側に切換えられ、スイッチ（２）がオンされると、
各コンデンサ（１ａ〉〜（１ｅ〉の第２電極側にアナロ
グ信号ｖ４が印加され、各コンデンサ〈１ａ）〜（１ｅ
〉に夫／ｒ８ＣＶ，．，４ＣＶ，．，２ＣＶ，Ｎ．ＣＶ
ＩＮ．Ｃ Ｖ Ｉ Ｎの電荷量が蓄積される。そして、
ホールド期間に切換制御信号Ｓ″Ｃ．〜ＳＣ，がｒＯ」
となって各スイッチ（３ａ〉〜（３ｅ〉がＬ側に切換え
られ、スイッチ（２）が才ブすると、各コンデンサ（１
ａ〉〜（１ｅ）の第２電極側が接地電位にまで引き下げ
られ、フローティング状態にある第１電極側の電位が＝
■、となる。このとき、コンデンサ（ｌａ）〜〈１ｅ）
に蓄積されている総電荷量は１６ＣＶ＋ｓとなり、この
電荷量がホールドされる。
ｌ″１」となって各スイッチ（３ａ）〜（３ｅ）（４）
がＨ側に切換えられ、スイッチ（２）がオンされると、
各コンデンサ（１ａ〉〜（１ｅ〉の第２電極側にアナロ
グ信号ｖ４が印加され、各コンデンサ〈１ａ）〜（１ｅ
〉に夫／ｒ８ＣＶ，．，４ＣＶ，．，２ＣＶ，Ｎ．ＣＶ
ＩＮ．Ｃ Ｖ Ｉ Ｎの電荷量が蓄積される。そして、
ホールド期間に切換制御信号Ｓ″Ｃ．〜ＳＣ，がｒＯ」
となって各スイッチ（３ａ〉〜（３ｅ〉がＬ側に切換え
られ、スイッチ（２）が才ブすると、各コンデンサ（１
ａ〉〜（１ｅ）の第２電極側が接地電位にまで引き下げ
られ、フローティング状態にある第１電極側の電位が＝
■、となる。このとき、コンデンサ（ｌａ）〜〈１ｅ）
に蓄積されている総電荷量は１６ＣＶ＋ｓとなり、この
電荷量がホールドされる。
次に、ＭＳＢ判定期間でスイッチ（３ａ）が再びＨ側に
切換えられると、コンデンサ（１ａ〉の第２電極にｖｌ
が印加され、ホールド期間中にホールドされた電荷量が
各コンデンサ（１ａ）〜（１ｅ）に分配される。この電
荷の分配は、コンデンサ（１ａ〉〜（１ｅ）の両電極間
の電位が夫々等しくなり、コンデンサ〈１ａ）の第２電
極の電位がコンデンサ《１ｂ）〜（１ｅ〉の第２電極の
電位に対してＶ，たけ高くなるように行われる。従って
、コンデンサ〈１ａ〉の容量とコンデンサ（１ｂ）〜（
１ｅ）の総容量とが互いに等しいことから、第１電極側
の電位Ｖ ｘハＶ ＩＮ＋ Ｖ ＊／ ２となり、この
ｖ８が差動アンプ〈６〉で接地電位と比較される。そこ
で、アナログ信号ＶＩＮがｖ８／２に対して高ければ、
ｖ８が負となって差動アンプ（６）の出力は「１」とな
り制御ロジック（５）がＭＳＢを「１」と判定する。逆
にアナログ信号■１，ｌがＶ，／２に対して低ければ、
ｖ８が正となってＭＳＢが「ＯＪと判定される。制御ロ
ジック（５）はＭＳＢの判定と共に、切換制御信号ＳＣ
Ｉを発生するもので、ＭＳＢがｒ１」のときには切換制
御信号ＳＣ１をｒ１」のまま維持し、「０」のときには
次の期間（Ｂ２判定期間）に「０，とする。
切換えられると、コンデンサ（１ａ〉の第２電極にｖｌ
が印加され、ホールド期間中にホールドされた電荷量が
各コンデンサ（１ａ）〜（１ｅ）に分配される。この電
荷の分配は、コンデンサ（１ａ〉〜（１ｅ）の両電極間
の電位が夫々等しくなり、コンデンサ〈１ａ）の第２電
極の電位がコンデンサ《１ｂ）〜（１ｅ〉の第２電極の
電位に対してＶ，たけ高くなるように行われる。従って
、コンデンサ〈１ａ〉の容量とコンデンサ（１ｂ）〜（
１ｅ）の総容量とが互いに等しいことから、第１電極側
の電位Ｖ ｘハＶ ＩＮ＋ Ｖ ＊／ ２となり、この
ｖ８が差動アンプ〈６〉で接地電位と比較される。そこ
で、アナログ信号ＶＩＮがｖ８／２に対して高ければ、
ｖ８が負となって差動アンプ（６）の出力は「１」とな
り制御ロジック（５）がＭＳＢを「１」と判定する。逆
にアナログ信号■１，ｌがＶ，／２に対して低ければ、
ｖ８が正となってＭＳＢが「ＯＪと判定される。制御ロ
ジック（５）はＭＳＢの判定と共に、切換制御信号ＳＣ
Ｉを発生するもので、ＭＳＢがｒ１」のときには切換制
御信号ＳＣ１をｒ１」のまま維持し、「０」のときには
次の期間（Ｂ２判定期間）に「０，とする。
ＭＳＢが「１」と判定された場合、続＜Ｂ２判定期間で
はスイッチ（３ａ〉がＨ側のままでスイッチ（３ｂ〉が
Ｈ側に切換えられる．するとｖｘは−ｖ１Ｎ＋ Ｖ ＊
／ ２ ＋ Ｖ ＊／ ４となり、このｖｘの正負に依
りＭＳＨの判定と同様に第２ビット（Ｂ２）が判定され
る．即ち、Ｖｘが３Ｖ．／４より高ければＶｘが負とな
りＢ２はｒ１，と判定され、Ｖ．が３ｖｌｌ／４より低
ければｖ８が正となりＢ２は「０，となる。
はスイッチ（３ａ〉がＨ側のままでスイッチ（３ｂ〉が
Ｈ側に切換えられる．するとｖｘは−ｖ１Ｎ＋ Ｖ ＊
／ ２ ＋ Ｖ ＊／ ４となり、このｖｘの正負に依
りＭＳＨの判定と同様に第２ビット（Ｂ２）が判定され
る．即ち、Ｖｘが３Ｖ．／４より高ければＶｘが負とな
りＢ２はｒ１，と判定され、Ｖ．が３ｖｌｌ／４より低
ければｖ８が正となりＢ２は「０，となる。
一方、ＭＳＢが「０」と判定された場合、続くＢ２判定
期間ではスイッチ（３ａ〉はＬ側に切換えられ、スイッ
チ（３ｂ〉がＨ側に切換えられる．従って、Ｖｘは−Ｖ
ＩＮ＋ Ｖ ＊／ ４ トナり、コ・（７） Ｖ ｘ
（７）正負に依ってＢ２が判定される． 以下、Ｂ３判定期間及びＬＳＢ判定期間で第３ビット（
Ｂ３）及びＬＳＢがＢ２と同様にして判定される．従っ
て、各スイッチ《３ａ）〜（３ｅ）を順に切換えること
で、ｖｘが接地電位に近づけられ、最終的なスイッチ（
３ａ〉〜（３ｅ）の状態がデジタルデータＤ。ｕ．ｒを
表わすことになる。そこで制御ロジック（５〉は、各判
定期間にシリアルに得られるＭＳＢ−ＬＳＢをまとめ、
４ビットのデジタルデータＤ。（１？として出力する。
期間ではスイッチ（３ａ〉はＬ側に切換えられ、スイッ
チ（３ｂ〉がＨ側に切換えられる．従って、Ｖｘは−Ｖ
ＩＮ＋ Ｖ ＊／ ４ トナり、コ・（７） Ｖ ｘ
（７）正負に依ってＢ２が判定される． 以下、Ｂ３判定期間及びＬＳＢ判定期間で第３ビット（
Ｂ３）及びＬＳＢがＢ２と同様にして判定される．従っ
て、各スイッチ《３ａ）〜（３ｅ）を順に切換えること
で、ｖｘが接地電位に近づけられ、最終的なスイッチ（
３ａ〉〜（３ｅ）の状態がデジタルデータＤ。ｕ．ｒを
表わすことになる。そこで制御ロジック（５〉は、各判
定期間にシリアルに得られるＭＳＢ−ＬＳＢをまとめ、
４ビットのデジタルデータＤ。（１？として出力する。
このような電荷再分配型Ａ／Ｄ変換器は、例えばＩ Ｅ
Ｅ Ｅ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ ， Ｖｏｌ．ＳＣ−ＬＯ ， Ｎａ６ ， ’Ａ
ｌｌ−ＭＯＳ Ｃｈａｒｇｅ Ｒｅｄｉｓｔｒｉｂｕｔ
ｉｏｎＡｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖ
ｅｒｓｉｏｎ Ｔｅｃｈｎｉｇｕｅｓ−Ｐａｒｔ１”に
詳述されている。
Ｅ Ｅ Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ ， Ｖｏｌ．ＳＣ−ＬＯ ， Ｎａ６ ， ’Ａ
ｌｌ−ＭＯＳ Ｃｈａｒｇｅ Ｒｅｄｉｓｔｒｉｂｕｔ
ｉｏｎＡｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖ
ｅｒｓｉｏｎ Ｔｅｃｈｎｉｇｕｅｓ−Ｐａｒｔ１”に
詳述されている。
くハ〉発明が解決しようとする課題
上述の如きＡ／Ｄ変換器では、差動アンブ（６）に於い
てーｖ，／２〜ｖ，／２の範囲で電位の比較が行われる
ことになるため、差動アンプ（６）を動作させるには十
側と一側との２つの電源を必要とする．このようなＡ／
Ｄ変換器は通常ＩＣ化されるものであり、複数の電源を
必要とすることはＩＣ化の際の障害となる． また、差動アンプ（６〉を単電源で動作させることも可
能であるが、差動アンプ（６）の入力レンジが２単源動
作の場合の１／２となるためにアナログ信号の入力レン
ジが１／２となるという問題がある． そこで本発明は、アナログ信号の入力レンジを小さくす
ることなく、単電源で動作可能なＡ／Ｄ変換器の提供を
目的とする。
てーｖ，／２〜ｖ，／２の範囲で電位の比較が行われる
ことになるため、差動アンプ（６）を動作させるには十
側と一側との２つの電源を必要とする．このようなＡ／
Ｄ変換器は通常ＩＣ化されるものであり、複数の電源を
必要とすることはＩＣ化の際の障害となる． また、差動アンプ（６〉を単電源で動作させることも可
能であるが、差動アンプ（６）の入力レンジが２単源動
作の場合の１／２となるためにアナログ信号の入力レン
ジが１／２となるという問題がある． そこで本発明は、アナログ信号の入力レンジを小さくす
ることなく、単電源で動作可能なＡ／Ｄ変換器の提供を
目的とする。
（二）課題を解決するための手段
本発明は上述の課題を解決するために成されたもので、
２進の重み付けされた複数の容量が並列に配列された容
量アレイと、この容量アレイの第１電極側に第１の基準
電位を与えると共にデジタル変換されるアナログ信号値
を上記容量アレイの第２電極に与える手段と、上記容量
アレイの第２電極側に上記第１の基準電位を与える手段
と、上記容量アレイの各容量の上記第２電極側に上記第
１の基準電位より高電位の第２の基準電位或いは低電位
の第３の基準電位を与える手段と、上記第１電極側の電
位を上記第１の基準電位と比較する比較回路と、この比
較回路の比較結果に基づいてデジタルデータを作成する
と共に上記各手段から上記容量アレイへの各基準電位の
供給を切換制御する制御回路と、を備えて成るものであ
る．（＊）作用 本発明に依れば、第２の基準電位と第３の基準軍位との
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
が行われ、第２の基準電位を電源電位、第３の基準電位
を接地電位とすることで、比較回路を単電源で動作させ
ることができ、アナログ信号値の比較範囲が接地電位か
ら電源電位までとなる． （へ）実施例 本発明の一実施例を図面に従って説明する。
２進の重み付けされた複数の容量が並列に配列された容
量アレイと、この容量アレイの第１電極側に第１の基準
電位を与えると共にデジタル変換されるアナログ信号値
を上記容量アレイの第２電極に与える手段と、上記容量
アレイの第２電極側に上記第１の基準電位を与える手段
と、上記容量アレイの各容量の上記第２電極側に上記第
１の基準電位より高電位の第２の基準電位或いは低電位
の第３の基準電位を与える手段と、上記第１電極側の電
位を上記第１の基準電位と比較する比較回路と、この比
較回路の比較結果に基づいてデジタルデータを作成する
と共に上記各手段から上記容量アレイへの各基準電位の
供給を切換制御する制御回路と、を備えて成るものであ
る．（＊）作用 本発明に依れば、第２の基準電位と第３の基準軍位との
中間の電位である第１の基準電位を中心にして第３の基
準電位から第２の基準電位の間でアナログ信号値の比較
が行われ、第２の基準電位を電源電位、第３の基準電位
を接地電位とすることで、比較回路を単電源で動作させ
ることができ、アナログ信号値の比較範囲が接地電位か
ら電源電位までとなる． （へ）実施例 本発明の一実施例を図面に従って説明する。
第１図は本発明Ａ／Ｄ変換器の回路図であり、４ビット
構成の場合を示している． 容量アレイ（１０〉は、４Ｃ，２Ｃ，Ｃ及びＣの容量の
４つのコンデンサ（１０ａ）〜（１０ｄ）で構成されて
おり、第１電極が共通接続され、この第Ｆ電極にスイッ
チ〈１１）を介して基準電圧ｖｌｌの１／２の電圧（Ｖ
＊／２）が印加される。各コンデンサ（１０ａ）〜（１
０ｃ）の第２電極は、夫々切換スイッチ（１３ａ）〜（
１３ｃ）に接続され、これら切換スイッチ（１３ａ）〜
（１３ｃ）の一方が切換スイッチ（１４）に接続され、
他方が切換スイッチ（１５〉に接続される。また、フン
デンサ（１３ｄ）の第２電極は切換スイッチ（１４〉に
直接接続される．切換スイッチ＜１４）にはアナログ信
号ＶＩＮとｖ ｌ／ ２とが印加され、何れか一方が切
換スイッチ（１ ３ａ ）〜（１３ｃ）を介してコンデ
ンサに供給される．そして、切換スイッチ（１５〉の一
方にはＶＲが印加され、他方は接地されている。これら
各スイッチ（１３ａ）〜（１３ｃ）（１４＞（１５）及
び（１１）は、第３図と同一構成の制御ロジック（１６
）からの切換制御信号ＳＣに従って切換制御される。
構成の場合を示している． 容量アレイ（１０〉は、４Ｃ，２Ｃ，Ｃ及びＣの容量の
４つのコンデンサ（１０ａ）〜（１０ｄ）で構成されて
おり、第１電極が共通接続され、この第Ｆ電極にスイッ
チ〈１１）を介して基準電圧ｖｌｌの１／２の電圧（Ｖ
＊／２）が印加される。各コンデンサ（１０ａ）〜（１
０ｃ）の第２電極は、夫々切換スイッチ（１３ａ）〜（
１３ｃ）に接続され、これら切換スイッチ（１３ａ）〜
（１３ｃ）の一方が切換スイッチ（１４）に接続され、
他方が切換スイッチ（１５〉に接続される。また、フン
デンサ（１３ｄ）の第２電極は切換スイッチ（１４〉に
直接接続される．切換スイッチ＜１４）にはアナログ信
号ＶＩＮとｖ ｌ／ ２とが印加され、何れか一方が切
換スイッチ（１ ３ａ ）〜（１３ｃ）を介してコンデ
ンサに供給される．そして、切換スイッチ（１５〉の一
方にはＶＲが印加され、他方は接地されている。これら
各スイッチ（１３ａ）〜（１３ｃ）（１４＞（１５）及
び（１１）は、第３図と同一構成の制御ロジック（１６
）からの切換制御信号ＳＣに従って切換制御される。
容量アレイ（１０〉の第１電極側は差動アンプ（１７）
の反転入力側に接続され、その電位ｖ８が非反転入力側
に印加される■，／２と比較される。従って容量アレイ
〈１０〉の第Ｆ電極側の電位■、が■ＩＩ／２より低け
れば差動アンブ（１７〉の出力が「１」、高ければ「０
，となる．制御ロジック（１６）は、第３図の制御ロジ
ック（５）と同一であり説明は省略する． 次に回路の動作について説明する． 第２図は第１図のスイッチ動作のタイミング図である。
の反転入力側に接続され、その電位ｖ８が非反転入力側
に印加される■，／２と比較される。従って容量アレイ
〈１０〉の第Ｆ電極側の電位■、が■ＩＩ／２より低け
れば差動アンブ（１７〉の出力が「１」、高ければ「０
，となる．制御ロジック（１６）は、第３図の制御ロジ
ック（５）と同一であり説明は省略する． 次に回路の動作について説明する． 第２図は第１図のスイッチ動作のタイミング図である。
各スイッチ（１３ａ）〜（１３ｃ）（１４）（１５）及
び（ｌ１）の動作は第３図の場合と同様に切換制御信号
ＳＣ ＋〜Ｓ Ｃｓ７！ｌ” Ｉ Ｊ （７）ト８ Ｈ
側、ｒＯ」のときＬ側に切換えられ、切換制御信号ＳＣ
．が「１」のときに才ンするものとする。
び（ｌ１）の動作は第３図の場合と同様に切換制御信号
ＳＣ ＋〜Ｓ Ｃｓ７！ｌ” Ｉ Ｊ （７）ト８ Ｈ
側、ｒＯ」のときＬ側に切換えられ、切換制御信号ＳＣ
．が「１」のときに才ンするものとする。
サンプリング期間には、切換制御信号ＳＣ，〜ＳＣ，が
ｒ１，となりスイッチ（１１〉が才ンして各スイッチ（
１３ａ）〜（１３ｃ）がＨ側に切換えられて各コンデン
サ（１０ａ）〜（１０ｄ）に■，／２とＶＩＮとが印加
され、各コンデンサ（１０ａ）〜（１０ｄ）に夫々４Ｃ
（ＶＩＮ ＶＲ／２），２Ｃ（Ｖ＋Ｎ ｖ．／２），
Ｃ（ＶｓＮ−Ｖｌ／２ ） ， ｃ （ ＶＩＮ− Ｖ
ｌｌ／２ ） ノ！荷カ蓄積される． 続いてＭＳＢ判定期間では、スイッチ（１１）が才フし
てスイッチ（Ｕ）がＬ側に切換えられ、容量アレイ（１
０〉の第２電極にＶ．／２が印加される。この期間では
、スイッチ（１１）がオフして容量アレイ（１０）の第
１電極側がブローティング状態にあることから、サンプ
リング期間に容量アレイ（１０）に蓄積された電荷量が
保持されこの電荷量が各コンデンサ（１０ａ）〜（１０
ｄ）ニ分配サレルタメ、■！はｖｌｌ／２＋（Ｖｌ／２
−ＶＩＮ）となる。そこで、とのＶ８がｖ，／２と比較
されてＭＳＢが判定される。即ち、ｖ，Ｎがｖ３／２よ
り高ければＶ．ｌｉＶ．／２より低くなり、差動アンプ
（１７）の出力が１１」となって制御ロジック（ｌ５）
がＭＳＢを「１，と判定し、逆にＶ，，ｌがＶ．／２よ
り低ｃｔｒｔばｖ！はｖｌ／２より高くなり、差動アン
ブ（１７）の出力がｒＯ，となってＭＳＢを１″０」と
判定する．？換制御信号ＳＣ，は、ＭＳＢが「１」と判
定されると「１」となりＭＳＢが「０」となると「０，
となる．このＭＳＢが判定されるまで社切換制御信号Ｓ
Ｃ６はどちらでも良い．（第２図に破線で示す期間） 次に、Ｂ２判定期間ではスイッチ（１３ａ）がＬ側に切
換えられ、ＭＳＢが「１，であればコンデンサ（１０ａ
）の第２電極にＶ，が印加され、ＭＳＢが「０」であれ
ばコンデンサ（１０ａ＞の第２電極が接地サレル。Ｍ
Ｓ Ｂ ｈ” Ｉ Ｊ （７） トキＶ ｔハＶ ｔ／
２ ＋（ Ｖ ＊／ ２ ＋Ｖ ＊／ ４ Ｖ Ｉ
Ｎ ）となり、差動アンプ（１７〉の出力から、第２ビ
ット（Ｂ２）が判定されル．即チ、Ｖ Ｉ Ｈカ３ Ｖ
＊／ ４ ヨり高ければｖ８はｖ．／２より低くなり
差動アンプ（ｌ７）の出力が『１」となってＢ２が「１
」と判定され、■，Ｈが３Ｖ．／４より低ければｖ８は
ｖ，／２より高くなって差動アンブ（１７）の出力が「
０』となってＢ２が「０」と判定サレル．一方、ＭＳＢ
がｒＯ」のときｖｘはｖ＊／ ２ ＋ （ ｖ＋ｔ／
４ ＶＩＮ）となり、ＶＩＮがＶ．／４より高ければ
ｖ８がＶ■／２より低くなってＢ２が１１」、逆にＶＩ
ＮがＶ．／４より低ければＶｘがｖ，／２より高くなっ
てＢ２が『０」と判定される。
ｒ１，となりスイッチ（１１〉が才ンして各スイッチ（
１３ａ）〜（１３ｃ）がＨ側に切換えられて各コンデン
サ（１０ａ）〜（１０ｄ）に■，／２とＶＩＮとが印加
され、各コンデンサ（１０ａ）〜（１０ｄ）に夫々４Ｃ
（ＶＩＮ ＶＲ／２），２Ｃ（Ｖ＋Ｎ ｖ．／２），
Ｃ（ＶｓＮ−Ｖｌ／２ ） ， ｃ （ ＶＩＮ− Ｖ
ｌｌ／２ ） ノ！荷カ蓄積される． 続いてＭＳＢ判定期間では、スイッチ（１１）が才フし
てスイッチ（Ｕ）がＬ側に切換えられ、容量アレイ（１
０〉の第２電極にＶ．／２が印加される。この期間では
、スイッチ（１１）がオフして容量アレイ（１０）の第
１電極側がブローティング状態にあることから、サンプ
リング期間に容量アレイ（１０）に蓄積された電荷量が
保持されこの電荷量が各コンデンサ（１０ａ）〜（１０
ｄ）ニ分配サレルタメ、■！はｖｌｌ／２＋（Ｖｌ／２
−ＶＩＮ）となる。そこで、とのＶ８がｖ，／２と比較
されてＭＳＢが判定される。即ち、ｖ，Ｎがｖ３／２よ
り高ければＶ．ｌｉＶ．／２より低くなり、差動アンプ
（１７）の出力が１１」となって制御ロジック（ｌ５）
がＭＳＢを「１，と判定し、逆にＶ，，ｌがＶ．／２よ
り低ｃｔｒｔばｖ！はｖｌ／２より高くなり、差動アン
ブ（１７）の出力がｒＯ，となってＭＳＢを１″０」と
判定する．？換制御信号ＳＣ，は、ＭＳＢが「１」と判
定されると「１」となりＭＳＢが「０」となると「０，
となる．このＭＳＢが判定されるまで社切換制御信号Ｓ
Ｃ６はどちらでも良い．（第２図に破線で示す期間） 次に、Ｂ２判定期間ではスイッチ（１３ａ）がＬ側に切
換えられ、ＭＳＢが「１，であればコンデンサ（１０ａ
）の第２電極にＶ，が印加され、ＭＳＢが「０」であれ
ばコンデンサ（１０ａ＞の第２電極が接地サレル。Ｍ
Ｓ Ｂ ｈ” Ｉ Ｊ （７） トキＶ ｔハＶ ｔ／
２ ＋（ Ｖ ＊／ ２ ＋Ｖ ＊／ ４ Ｖ Ｉ
Ｎ ）となり、差動アンプ（１７〉の出力から、第２ビ
ット（Ｂ２）が判定されル．即チ、Ｖ Ｉ Ｈカ３ Ｖ
＊／ ４ ヨり高ければｖ８はｖ．／２より低くなり
差動アンプ（ｌ７）の出力が『１」となってＢ２が「１
」と判定され、■，Ｈが３Ｖ．／４より低ければｖ８は
ｖ，／２より高くなって差動アンブ（１７）の出力が「
０』となってＢ２が「０」と判定サレル．一方、ＭＳＢ
がｒＯ」のときｖｘはｖ＊／ ２ ＋ （ ｖ＋ｔ／
４ ＶＩＮ）となり、ＶＩＮがＶ．／４より高ければ
ｖ８がＶ■／２より低くなってＢ２が１１」、逆にＶＩ
ＮがＶ．／４より低ければＶｘがｖ，／２より高くなっ
てＢ２が『０」と判定される。
切換制御信号ＳＣＩは、Ｂ２の判定に従い、Ｂ２が「１
」であれば次のＢ３判定期間以後１１」に維持され、Ｂ
２が１０」であれば「０」に維持される。
」であれば次のＢ３判定期間以後１１」に維持され、Ｂ
２が１０」であれば「０」に維持される。
Ｂ３判定期間及びＬＳＢ判定期間に於いても、スイッチ
（１３ａ）（ １３ｃ）がＢ２判定期間のスイッチ（１
２ａ）と同様に動作し、第３ビット（Ｂ３）及びＬＳＢ
が判定される。即ち、ＭＳＢがｒ１」のときニハコンデ
ン？ （ １０ｂ）（１０ｃ）ノ第２電極ニｖＲ／２と
Ｖ，とを交互に印加してＶ，とｖ１／２との大小が判定
され、ＭＳＢがｒＯ」のときにはコンデンサ（１０ｂ）
（１０ｃ）にｖ，／２と接地電位とを交互に印加してＶ
ｘとｖ ｗｉ ／ ２との大小が判定される。従って、
各スイッチ（１０ａ）〜（１０ｃ）を順に切換えてｖ８
をＶ．／２に近づけ、最終的な各スイッチ（１０ａ）〜
（１０ｃ）及び（１５）の状態がデジタルデータＤ。Ｉ
Ｊｒの各ピットを表わすことになる。
（１３ａ）（ １３ｃ）がＢ２判定期間のスイッチ（１
２ａ）と同様に動作し、第３ビット（Ｂ３）及びＬＳＢ
が判定される。即ち、ＭＳＢがｒ１」のときニハコンデ
ン？ （ １０ｂ）（１０ｃ）ノ第２電極ニｖＲ／２と
Ｖ，とを交互に印加してＶ，とｖ１／２との大小が判定
され、ＭＳＢがｒＯ」のときにはコンデンサ（１０ｂ）
（１０ｃ）にｖ，／２と接地電位とを交互に印加してＶ
ｘとｖ ｗｉ ／ ２との大小が判定される。従って、
各スイッチ（１０ａ）〜（１０ｃ）を順に切換えてｖ８
をＶ．／２に近づけ、最終的な各スイッチ（１０ａ）〜
（１０ｃ）及び（１５）の状態がデジタルデータＤ。Ｉ
Ｊｒの各ピットを表わすことになる。
このようなＡ／Ｄ変換器に於いては、１つのデジタルデ
ータを得るのに５つのステップ（４ピットの場合）を要
することから、直列型や直並列型のＡ／Ｄ変換器に比し
て変換速度は遅くなるものの、直列型等より回路構成が
極めて簡単になることから、回路規模の大幅な縮小が図
れると共に、コンデンサ及び切換スイッチの付加に依っ
てビット数の増設ができるため、多ビット化が容易にで
きる。
ータを得るのに５つのステップ（４ピットの場合）を要
することから、直列型や直並列型のＡ／Ｄ変換器に比し
て変換速度は遅くなるものの、直列型等より回路構成が
極めて簡単になることから、回路規模の大幅な縮小が図
れると共に、コンデンサ及び切換スイッチの付加に依っ
てビット数の増設ができるため、多ビット化が容易にで
きる。
（ト〉発明の効果
本発明に依れば、差動アンプの比較動作を接地電位から
基準電位の範囲で行わせることができるため、単一電源
での動作が可能であると共に、差動アンブの入カレンジ
が十分にとれ、回路のダイナミックレンジの縮小が防Ｉ
Ｅできる。
基準電位の範囲で行わせることができるため、単一電源
での動作が可能であると共に、差動アンブの入カレンジ
が十分にとれ、回路のダイナミックレンジの縮小が防Ｉ
Ｅできる。
第１図は本発明Ａ／Ｄ変換器の回路図、第２図は第１図
の動作タイミング図、第３図は従来のＡ／Ｄ変換器の回
路図、第４図は第３図の動作タイミング図である． （１） ， （ｌｏ）・・・容量アレイ、 （ｌａ）〜
（ｌｅ） ， （１０ａ）〜（１０ｄ）・・・コンデン
サ、（２）．（１１）・・・スイッチ、（３ａ） 〜（
３ｅ） ， （４） ， （１３ａ） 〜（１３ｃ）
， （１４） ， ＜１５）・・・切換スイッチ、 （
５） ， （１６）・・・制御ロジック、（６）（１７
）・・・差動アンブ。
の動作タイミング図、第３図は従来のＡ／Ｄ変換器の回
路図、第４図は第３図の動作タイミング図である． （１） ， （ｌｏ）・・・容量アレイ、 （ｌａ）〜
（ｌｅ） ， （１０ａ）〜（１０ｄ）・・・コンデン
サ、（２）．（１１）・・・スイッチ、（３ａ） 〜（
３ｅ） ， （４） ， （１３ａ） 〜（１３ｃ）
， （１４） ， ＜１５）・・・切換スイッチ、 （
５） ， （１６）・・・制御ロジック、（６）（１７
）・・・差動アンブ。
Claims (2)
- （１）２進の重み付けがされた複数の容量が並列に配列
された容量アレイと、 この容量アレイの第１電極側に第１の基準電位を与える
と共にデジタル変換されるアナログ信号値を上記容量ア
レイの第２電極側に与える手段と、上記容量アレイの第
２電極側に上記第１の基準電位を与える手段と、 上記容量アレイの各容量の上記第２電極側に上記第１の
基準電位より高電位の第２の基準電位或いは低電位の第
３の基準電位を与える手段と、上記第１電極側の電位を
上記第１の基準電位と比較する比較回路と、 この比較回路の比較結果に基づいてデジタルデータを作
成すると共に上記各手段から上記容量アレイへの各基準
電位の供給を切換制御する制御回路と、 を備え、 上記第１及び第２電極側に上記第１の基準電位及びアナ
ログ信号値を印加して上記容量アレイに上記アナログ信
号値に応じた電荷量を蓄積した後に上記第１電極側を浮
遊状態とすると共に上記第２電極側に上記第１の基準電
位を印加したとき、上記第１電極側が上記第１の基準電
位より低電位となれば上記第２の基準電位、高電位とな
れば上記第３の基準電位を上記第１の基準電位と交互に
上記容量アレイの各容量に順次供給することを特徴とす
るＡ／Ｄ変換器。 - （２）上記第１の基準電位が上記第２の基準電位と上記
第３の基準電位との中間の電位であることを特徴とする
請求項第１項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183975A JPH0744457B2 (ja) | 1989-07-17 | 1989-07-17 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183975A JPH0744457B2 (ja) | 1989-07-17 | 1989-07-17 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348528A true JPH0348528A (ja) | 1991-03-01 |
| JPH0744457B2 JPH0744457B2 (ja) | 1995-05-15 |
Family
ID=16145111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183975A Expired - Lifetime JPH0744457B2 (ja) | 1989-07-17 | 1989-07-17 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744457B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512861A (ja) * | 2002-12-27 | 2006-04-13 | アナログ・デバイシズ・インコーポレーテッド | 入力レンジがプログラム可能なｓａｒａｄｃ（逐次比較型アナログデジタルコンバータ） |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741032A (en) * | 1980-08-25 | 1982-03-06 | Oki Electric Ind Co Ltd | Analog-to-digital converter |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
| JPH01202925A (ja) * | 1988-02-09 | 1989-08-15 | Oki Electric Ind Co Ltd | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
-
1989
- 1989-07-17 JP JP1183975A patent/JPH0744457B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741032A (en) * | 1980-08-25 | 1982-03-06 | Oki Electric Ind Co Ltd | Analog-to-digital converter |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
| JPH01202925A (ja) * | 1988-02-09 | 1989-08-15 | Oki Electric Ind Co Ltd | アナログ／ディジタル―ディジタル／アナログ共用変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512861A (ja) * | 2002-12-27 | 2006-04-13 | アナログ・デバイシズ・インコーポレーテッド | 入力レンジがプログラム可能なｓａｒａｄｃ（逐次比較型アナログデジタルコンバータ） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744457B2 (ja) | 1995-05-15 |
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Legal Events
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