JPS5837636B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5837636B2
JPS5837636B2 JP55105882A JP10588280A JPS5837636B2 JP S5837636 B2 JPS5837636 B2 JP S5837636B2 JP 55105882 A JP55105882 A JP 55105882A JP 10588280 A JP10588280 A JP 10588280A JP S5837636 B2 JPS5837636 B2 JP S5837636B2
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JP
Japan
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transistor
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bit line
read
memory
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JP55105882A
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JPS5733493A (en
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丈示 村上
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

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  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特にマスクＲＯＭ（ Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ ）に関する。
読出し専用のいわゆるＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ（以下ＲＯＭと称する）には、犬別して後からプログ
ラム可能なプログラマブルＲＯＭ（ＦＲＯＭ）と製造工
程でプログラムされてしまうマスクＲＯＭ とがある。
従来のマスクＲＯＭの一例を第１図に示す。
このマスクＲＯＭはデイプレソション型ノ負荷トランジ
スタＱＬと、マルチプレクサを構或する複数のトランジ
スタＱｍ，Ｑｍｌ，・・・・・・，Ｑｍｎと、それぞれ
ゲートがワードラインＷＬｏ，ＷＬ１，・・・・・・，
に接続されたトランジスタＱ。
ｏ，Ｑｏ１，・・・・・・，Ｑｌｎｊ・・・・・・を有
するメモリセルとを有している。
記憶情報はメモリセルのトランジスタがビットラインＢ
Ｌｏ，ＢＬ１，・・・・・・，ＢＬｎに接続されるか否
かに対応する。
即ち、例えばビットラインＢＬ１に接続されたト？ンジ
スタＱ。
１を有するメモリセルには例えば情報ＩＩ Ｉ＋、ビ
ットラインＢＬ１に接続されないトランジスタＱｌｌを
有するメモリセルには情報Ｉｔ Ｉ Ｉ＋が書き込まれ
ているものとする。
このＲＯＭの動作には、読出し準備動作と読出し動作の
二つのフエーズが存在する。
即ち読出し準備動作では、マルチプレクサＭＰＸの全て
の選択信号Ａ。
，・・・・・・ｙＡｎおよび全てのワードラインＷＬｏ
，ＷＬ１，・・・・・・をＩＩ Ｈ Ｉ＋レベルとする
。
これにより各ビットラインＢＬｏ，・・・・・・，ＢＬ
ｎの浮遊容量に蓄えられていた電荷はメモリセルのトラ
ンジスタＱ。
Ｏ ｔ ＱＯ１等を介して放電されるので、少なくとも
１つのトランジスタが接続されたビットラインは全て”
Ｌ ”レベルとなる。
これに続く読出し動作では、例えば情報１１０゜゛の書
込まれているトランジスタＱ。
１０メモリセルをアクセスする場合、選択信号Ａ、ワー
ド線ＷＬ。
のみをＩＴ Ｈ Ｉ＋レベルとする。これによりトラン
ジスタＱ。
１はオンし、電源ＶＣＣからの電流はトランジスタＱＬ
Ｑｍｔ ＱＯＩ−接地の径路で流れ、ビット線Ｂ
Ｌ，の浮遊容量には電荷の充電が行なわれないので、ノ
ードＮ。
はＩＩ Ｌ Ｉ＋レベルであリ、図示しないデータバス
ＤＢへＩｔ Ｌ”レベル（即ち情報１０１′）が伝達さ
れる。
一方、情報ＩＩ ＩＩ＋が書込まれているトランジスタ
Ｑｌｌのメモリセルをアクセスする場合、選択信号Ａ、
ワード線ＷＬ１のみをＩｔ Ｈ Ｉ＋レベルとする。
しかし、トランジスタＱ１はビット線ＢＬ１に接続され
ていないので、電源Ｖ。
０からの電流はトランジスタＱｉ， Ｑｍｔを介して
ビット線ＢＬ１を充電する。
従ってビット線ＢＬ１はＩＩ Ｈ Ｉｔレベルとなるの
で、ノードＮ。
が”Ｈ＋＋となり、データバスＤＢへＩＩ Ｈ′１レベ
ル（即ち情報′１１”）が伝達される。
ところで、従来のこの様なＲＯＭにおいては、メモリの
大容量化、高集積化に伴なってメモリセルのトランジス
タの寸法を小さくすると、メモリ？ルのトランジスタと
負荷トランジスタＱＬの寸法比によって出力信号レベル
が決定されるため、負荷トランジスタＱＬも同様に小さ
くしなげればならない。
ところが負荷トランジスタＱＬの寸法を小さくすると、
その駆動能力が減少するため等価的に大きな容量が接続
されたビット線を充電し、１ＩＨ＋１レベル、即チノー
トＮ。
を”ＨＩ＋レベルにチャージアップするのに長時間を要
し、メモリのアクセスタイムを劣化させる。
そこで、このような問題点を解決するために第２図に示
す回路が用いられている。
第２図において第１図と同じ符号は同じものを示す。
この回路構或が第１図の回路と異なるのは、負荷トラン
ジスタＱＬとマルチプレクサＭＰＸ との間にゲートト
ランジスタＱ。
を設げ、これを制御する制御回路ＣＮＴ として図のよ
うに接続されたトラ７ジスタＱ２１ ｔ Ｑ２２ ，Ｑ
２３を設げ・ トラ７ジスタＱ２ｔとＱ２２の接続点が
ゲートトランジスタＱＧのゲートに接続されている。
制御回路ＣＮＴの出力、即ちトランジスタＱＧのゲート
電位は、トランジスタＱ２１ ，Ｑ２，Ｑ２３のレイシ
オにより決定された電源電圧ＶＣＣ と接地電位の中間
レベルである。
これにより、トランジスタＱＧはオン状態にある。
従ってメモリセルＱ１の読出し動作において、ビット線
ＢＬ１の電位が徐々に上昇し、ゲートトランジスタＱＧ
のゲート電位とノードＮ１ の電位差がトランジスタＱ
Ｇの閾値電圧ｖｔｈ以下になるとトランジスタＱＧはオ
フとなり、ビット線ＢＬ，は切離される。
従って、それまでピット線ＢＬ１の電位の上昇につれて
徐々に上昇していたノードＮ。
の電位はその後急速に上昇し１Ｈ”となる。
即ち、ゲートトランジスタＱＧによりビット線ＢＬ，の
容量は見えなくなるので、負荷トランジスタＱｔ，の駆
動能力が小さくともアクセスタイムの劣化は防ぐことが
できる。
しかしこのような回路では、ゲートトランジスタＱＧの
ゲートの電位がＶＣＣ と接地電位の中間にあり、か
なり低いため抵抗素子としてみたゲートトランジスタＱ
Ｇの抵抗値は太きい。
従って、読出し準備期間においてノードＮ。
をＩＩ Ｌ Ｉ＋レベルに引ききるまでに時間がかかり
、結局はメモリ動作の高速化が図れない欠点があった。
本発明は従来のこのような欠点を解決し、メモリ動作の
高速化を図ることを目的とする。
かかる本発明の特徴は、電源とメモリセルとの間に、抵
抗値が該メモリセルの情報の読出し期間よりも読出し準
備期間に小さくなる可変抵抗手段を設けたことにある。
以下、図面を用いて本発明の一実施例を説明する。
本実施例ではゲートトランジスタＱ。
の制御回路ＣＮＴ として、第２図のトランジスタＱ２
１，Ｑ２２ ｔ Ｑ２３に相当するトランジスタＱ３１
，Ｑ３２ ｔＱ３３の他にトランジスタＱ３４ ｔ
Ｑ３５を第３図のように接続し、かつトランジスタＱ３
４のゲートには読出し期間に１Ｈ“１、読出し準備期間
に“Ｌ“１となる信号Ｐを印加し、トランジスタＱ３５
にはその反転信号Ｐを印加する。
この回路で、読出し準備期間においては、信号ＰはＩｆ
Ｌ ＩＩ、ｐはＩＩ Ｈ Ｉ＋となりトランジスタＱ
ａａ ，Ｑ３４はオフとなり、ノードＮ２の電位はＶ。
０によりつり上げられ、充分“１Ｈ１１となる。
従ってゲートトランジスタＱ。
は充分オンとなり、抵抗値は小さくなるので、ノードＮ
。
を短時間でＩＩ Ｌ Ｉ＋に引くことができる。
一方、読出し期間においては信号ＰはＩＩ Ｈ ＩＩ、
Ｐは”Ｉ， Ｉ＋となり、トランジスタＱ３３ ｔ Ｑ
３４はオンとなるので、等価的に第２図の制御回路ＣＮ
Ｔと等しくなる。
従ってノードＮ２の電位はＶＣＣと接地電位の中間のレ
ベルとなるので、ゲートトランジスタＱＧはノードＮ１
がわずかに上昇した時点でオフとなり、ノードＮ。
を急速に１１ Ｈ Ｉ＋とすることができる。
以上説明した通り、本発明によれば、メモリの情報の読
出し期間よりも、読出し準備期間に抵抗値が小さくなる
ゲートトランジスタのような可変抵抗手段を設けたこと
により、メモリ動作の高速化を図ることができる。
【図面の簡単な説明】
第１図は従来のＦＲＯＭの１例を示す図、第２図は従来
のＰＲＯＭの他の例を示す図、第３図は本発明の一実施
例を示す図である。 図において、ＶＣＣは電源、ＱＬは負荷トランジスタ、
ＱＧはゲートトランジスタ（可変抵抗手段）、ＭＰＸは
−ｑ ，ＩＩ／ ｆプレクサ、ｗＬｏ，ｗＬ１，・・・
・・・はワード線、ＢＬｏ，ＢＬ１，・・・・・・はビ
ット線、Ｑｏｏ ｚ ＱＯＩ ハメモリセルトランジス
タを示ス。

Claims (1)

    【特許請求の範囲】
  1. １ 電源とメモリセルとの間に、抵抗値が該メモリセル
    の情報の読出し期間よりも読出し準備期間に小さくなる
    可変抵抗手段を設けたことを特徴とする半導体記憶装置
    。
JP55105882A 1980-07-31 1980-07-31 半導体記憶装置 Expired JPS5837636B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP55105882A JPS5837636B2 (ja) 1980-07-31 1980-07-31 半導体記憶装置
CA000382274A CA1166747A (en) 1980-07-31 1981-07-22 Semiconductor read only memory device
US06/287,130 US4447893A (en) 1980-07-31 1981-07-27 Semiconductor read only memory device
EP81303429A EP0045610B1 (en) 1980-07-31 1981-07-27 A semiconductor read only memory device
DE8181303429T DE3176635D1 (en) 1980-07-31 1981-07-27 A semiconductor read only memory device
IE1741/81A IE53421B1 (en) 1980-07-31 1981-07-30 A semiconductor read only memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55105882A JPS5837636B2 (ja) 1980-07-31 1980-07-31 半導体記憶装置

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Publication Number Publication Date
JPS5733493A JPS5733493A (en) 1982-02-23
JPS5837636B2 true JPS5837636B2 (ja) 1983-08-17

Family

ID=14419297

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55105882A Expired JPS5837636B2 (ja) 1980-07-31 1980-07-31 半導体記憶装置

Country Status (6)

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US (1) US4447893A (ja)
EP (1) EP0045610B1 (ja)
JP (1) JPS5837636B2 (ja)
CA (1) CA1166747A (ja)
DE (1) DE3176635D1 (ja)
IE (1) IE53421B1 (ja)

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IE53421B1 (en) 1988-11-09
DE3176635D1 (en) 1988-03-03
CA1166747A (en) 1984-05-01
JPS5733493A (en) 1982-02-23
IE811741L (en) 1982-01-31
US4447893A (en) 1984-05-08
EP0045610A3 (en) 1983-12-07
EP0045610B1 (en) 1988-01-27
EP0045610A2 (en) 1982-02-10

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