JPS5831676B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5831676B2 JPS5831676B2 JP54110917A JP11091779A JPS5831676B2 JP S5831676 B2 JPS5831676 B2 JP S5831676B2 JP 54110917 A JP54110917 A JP 54110917A JP 11091779 A JP11091779 A JP 11091779A JP S5831676 B2 JPS5831676 B2 JP S5831676B2
- Authority
- JP
- Japan
- Prior art keywords
- sense
- line
- lines
- column
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置とくにＲＯＭ装置（リードオンリーメ
モリー）等の情報読み出しに関し、特に高密度に構成さ
れた記憶部の配列されたセンス線を高密度化かつ高速応
答を実現し、さらに選択されたセンス線をセンス共通母
線へ接続する新しい手段を提供するものである。
モリー）等の情報読み出しに関し、特に高密度に構成さ
れた記憶部の配列されたセンス線を高密度化かつ高速応
答を実現し、さらに選択されたセンス線をセンス共通母
線へ接続する新しい手段を提供するものである。
従来半導体集積回路（ＩＣ）によるＲＯＭ装置は、記憶
素子としてダイオードを用いたものやその他種々のもの
があるが、近年高集積比が可能なＭＯＳトランジスタを
用いたものが多く用いられている。
素子としてダイオードを用いたものやその他種々のもの
があるが、近年高集積比が可能なＭＯＳトランジスタを
用いたものが多く用いられている。
記憶素子の配列方法として、第１図に示すようにＭＯＳ
トランジスタ１のソースが接地され、ゲートがロウアド
レス回路２のロウ線に接続され、ドレインがコラムアド
レス及びセンス回路のコラム線に接続された方式が一般
に用いられてきた。
トランジスタ１のソースが接地され、ゲートがロウアド
レス回路２のロウ線に接続され、ドレインがコラムアド
レス及びセンス回路のコラム線に接続された方式が一般
に用いられてきた。
この方式では、ロウ・アドレス線とアース線を交互に配
置させる必要がある為高密度化に不向きであった。
置させる必要がある為高密度化に不向きであった。
又、第２図に示すように更に高集積化及び低消費電力化
をはかるため、コラムアドレス回路４とセンス回路５を
分離してコラム線とセンス線を設け、トランジスタ１の
ソースをコラム線、ドレインをセンス線、ゲートをロウ
線に接続し、選択すべきコラム線のみを接地する方式も
用いられる様になってきた。
をはかるため、コラムアドレス回路４とセンス回路５を
分離してコラム線とセンス線を設け、トランジスタ１の
ソースをコラム線、ドレインをセンス線、ゲートをロウ
線に接続し、選択すべきコラム線のみを接地する方式も
用いられる様になってきた。
この方式は例えば一本のコラム線を接地すると左右のメ
モリセルを同時に接地するので、第１図の場合に比較し
て駆動配線が著しく少なくなり高密度化に都合が良い。
モリセルを同時に接地するので、第１図の場合に比較し
て駆動配線が著しく少なくなり高密度化に都合が良い。
近年ＲＯＭ等では大容量化がますます進み、たとえば６
４にビットＲＯＭ等が実現されつつある。
４にビットＲＯＭ等が実現されつつある。
これらのＲＯＭ装置ではＸＹマトリックスに記憶素子を
配置１ルているために、例えば６４にビットであれば、
２５６Ｘ２５６のＸ、Ｙの素子構成となる。
配置１ルているために、例えば６４にビットであれば、
２５６Ｘ２５６のＸ、Ｙの素子構成となる。
このため、例えば、１ワード８ビツト構成なら、この８
ビツトの各ビットを各Ｙ行にそれぞれ割り当てたとして
も、１ビット当り各Ｙ行の３２個から１つだけを選択で
きるようにしなければならない。
ビツトの各ビットを各Ｙ行にそれぞれ割り当てたとして
も、１ビット当り各Ｙ行の３２個から１つだけを選択で
きるようにしなければならない。
したがってこれらのＹ行の選択手段は、ＲＯＭ構成素子
のＹ方向の寸法と同程度で構成できなければ、Ｙ行の選
択手段のためＲＯＭ装置全体が大きくなる。
のＹ方向の寸法と同程度で構成できなければ、Ｙ行の選
択手段のためＲＯＭ装置全体が大きくなる。
これは少なくともある−辺でＹ行を選択する手段の寸法
により、マトリクス構成のＹ行の寸法が定められるため
である。
により、マトリクス構成のＹ行の寸法が定められるため
である。
これらを解決する１手段として第３図の構成が考えられ
る。
る。
すなわち第３図は６４にビットのＲＯＭを例にしたもの
で、８ｂｉｔの各ビットをそれぞれＹ。
で、８ｂｉｔの各ビットをそれぞれＹ。
−７７行に割り当てた場合を示している。
センス回路す。、ｂｌ 〜ｂ７はそれぞれ８ｂｉｔの２
°ｂｉｔ〜２１ｂｉｔ〜２７ｂｉｔ部分の情報をＹ。
°ｂｉｔ〜２１ｂｉｔ〜２７ｂｉｔ部分の情報をＹ。
〜Ｙ７行から取り出す回路である。尚、第３図ではＹ。
−７７行はＸ方向に対し４つの記憶セルしか示されてい
ないが実際は例えば３２の記憶セルから構成されている
。
ないが実際は例えば３２の記憶セルから構成されている
。
Ｍ１〜Ｍ４は各Ｙ。
〜Ｙ７行のメモリセル、ＳＷ１〜ＳＷ７はＹ選択回路６
によりオン、オフ駆動をされるスイッチ回路である。
によりオン、オフ駆動をされるスイッチ回路である。
今、メモリＭ１ を選択しようとすると、ロウアドレス
回路２によりメモリＭ１のゲートをハイとし、Ｙ選択回
路により、ＳＷ４゜ＳＷ７をオンさせ、ＶＤＤ−８Ｗ７
−８Ｗ４−Ｍｌ −アースのループで電流を流しセン
ス回路ｂｏより２°ｂｉｔ部の情報を読み込む。
回路２によりメモリＭ１のゲートをハイとし、Ｙ選択回
路により、ＳＷ４゜ＳＷ７をオンさせ、ＶＤＤ−８Ｗ７
−８Ｗ４−Ｍｌ −アースのループで電流を流しセン
ス回路ｂｏより２°ｂｉｔ部の情報を読み込む。
同様にセンス回路ｂ１〜ｂ７により２１〜２７ｂｉｔ部
の情報が同時に読み込まれる。
の情報が同時に読み込まれる。
第３図の構成では、各ビットに相当するＹ行を１つのグ
ループとし、このグループ内の各Ｙ線に対し、選択すべ
きＹ線以外の部分をスイッチで短絡することにより所望
の情報をグループ毎に読出すものである０しかるに第３
図の例ではＹ線（センス線）には２５６ケの記憶用トラ
ンジスタが接続され、大きな容量ＣＹを持つことになる
。
ループとし、このグループ内の各Ｙ線に対し、選択すべ
きＹ線以外の部分をスイッチで短絡することにより所望
の情報をグループ毎に読出すものである０しかるに第３
図の例ではＹ線（センス線）には２５６ケの記憶用トラ
ンジスタが接続され、大きな容量ＣＹを持つことになる
。
すなわち、検出すべき出力には各Ｙ線のＩＣ内部での寄
生容量ＣＹが重積されて、第３図の例では４ＣＹとなる
。
生容量ＣＹが重積されて、第３図の例では４ＣＹとなる
。
このような大きな寄生容量が出力へ働くため、高速での
応答が期待され八い。
応答が期待され八い。
本発明はこのような問題に鑑み、高速度で高密度な記憶
装置を提供するものである。
装置を提供するものである。
第４図に本発明の一実施例にかかる半導体集積回路ＲＯ
Ｍの構成を示す。
Ｍの構成を示す。
同図においてコラムアドレス回路４は第３図のＹ。
、Ｙｌ に対応するもので、Ｙ２〜￥７に対応する部分
は省略している。
は省略している。
記憶用素子（Ｍ、、１１〜 ）は、この場合、ＭＯＳト
ランジスタであり、ゲート電極がロウ線（ｒ４□〜）に
接続されており、そのアドレスでのの情報が“１１１の
ときは、ソース、ドレインが夫夫コラム線（Ｃ４、〜
）、センス線（Ｂ４、〜 ）に接続され、情報が°Ｏ″
のときｌよ、接続されない。
ランジスタであり、ゲート電極がロウ線（ｒ４□〜）に
接続されており、そのアドレスでのの情報が“１１１の
ときは、ソース、ドレインが夫夫コラム線（Ｃ４、〜
）、センス線（Ｂ４、〜 ）に接続され、情報が°Ｏ″
のときｌよ、接続されない。
今、コラムアドレス回路４でＣ４１のみがロウレベルに
選択され、ロウアドレス回路２で、ｒ４１のみがハイレ
ベルになるように選択されたとする。
選択され、ロウアドレス回路２で、ｒ４１のみがハイレ
ベルになるように選択されたとする。
このとき、ＭＯ３Ｉ−ランジスタＭ４１１１とＭ４１１
□が選択され、センス線Ｓ４１と８４２及びコラム線Ｃ
４、によって制御されるスイッチとして働くトランジス
タＱ４１．Ｑ４２を通じて、センス共通母線Ｓ Ｂ４．
。
□が選択され、センス線Ｓ４１と８４２及びコラム線Ｃ
４、によって制御されるスイッチとして働くトランジス
タＱ４１．Ｑ４２を通じて、センス共通母線Ｓ Ｂ４．
。
５Ｂ４２ヲロウレベルにする。
Ｒ４１３Ｒ４２は選択された場所に記憶用トランジスタ
がないとき、センス線及びセンス共通母線をハイレベル
にするためのものである。
がないとき、センス線及びセンス共通母線をハイレベル
にするためのものである。
ここでセンス回路１０．１１で得られた情報はそれぞれ
２°ｂｉｔ、２’ｂｉｔに相当する。
２°ｂｉｔ、２’ｂｉｔに相当する。
このように、コラム線によって制御されるスイッチで、
選択されたセンス線のみをセンス共通母線５Ｂ４１．Ｓ
Ｂ４□に接続するので、寄生容量としては、主としてセ
ンス線に接続される記憶用トランジスタのドレイン容量
Ｃ８と、センス共通母線の容量Ｃ８Ｂで構成され、大幅
に寄生容量を減らすことができる。
選択されたセンス線のみをセンス共通母線５Ｂ４１．Ｓ
Ｂ４□に接続するので、寄生容量としては、主としてセ
ンス線に接続される記憶用トランジスタのドレイン容量
Ｃ８と、センス共通母線の容量Ｃ８Ｂで構成され、大幅
に寄生容量を減らすことができる。
第５図は、本発明のスイッチ部の他の実施例を示す。
この場合スイッチ用トランジスタ（Ｑ、１〜）は、ｎ−
チャネル型トランジスタであり、コラム線（Ｃ５、〜
）がロウレベルで選択されるので、トランジスタ（Ｔ５
１〜 ）と抵抗（Ｒ５１１〜）を制御する。
チャネル型トランジスタであり、コラム線（Ｃ５、〜
）がロウレベルで選択されるので、トランジスタ（Ｔ５
１〜 ）と抵抗（Ｒ５１１〜）を制御する。
第５図において（Ｂ５．〜 ）はセンス線、Ｒ５０，Ｒ
５□は第４図のＲ４１９Ｒ４□に対応する。
５□は第４図のＲ４１９Ｒ４□に対応する。
第６図は、第４図に示した本発明のスイッチ部のＩＣパ
ターンの模式図である。
ターンの模式図である。
トランジスタのソース・ドレイン領域（Ｂ４．〜 ）と
、ゲート電極（０４１〜 ）、配線（８４１〜、Ｃ４１
〜 ＳＢ１゜ＳＢ２ ）及び配線へのコンタクト（区の
記号で示しである）が示されている。
、ゲート電極（０４１〜 ）、配線（８４１〜、Ｃ４１
〜 ＳＢ１゜ＳＢ２ ）及び配線へのコンタクト（区の
記号で示しである）が示されている。
第４図でのトランジスタの記号と対応して、第６図を説
明すると、Ｂ４１はＱ４１のトルイン、Ｂ４３９ Ｂ４
５ Ｍ・・・・・・は夫々Ｑ４□とＱ４３５ Ｑ４４と
Ｑ４５．・・・・・・のドレイン、Ｂ４２゜Ｂ４４．・
・・・・・は夫々Ｑ４１とＱ４３１ Ｑ４□とＱ４４．
・・・・・・のソースに相当する。
明すると、Ｂ４１はＱ４１のトルイン、Ｂ４３９ Ｂ４
５ Ｍ・・・・・・は夫々Ｑ４□とＱ４３５ Ｑ４４と
Ｑ４５．・・・・・・のドレイン、Ｂ４２゜Ｂ４４．・
・・・・・は夫々Ｑ４１とＱ４３１ Ｑ４□とＱ４４．
・・・・・・のソースに相当する。
このようなパターン配置により、各トランジスタのソー
ス領域及びドレイン領域は、各々２つのトランジスタに
対し共用される構成にすることができ、集積回路におけ
る素子密度を大きくすることができる。
ス領域及びドレイン領域は、各々２つのトランジスタに
対し共用される構成にすることができ、集積回路におけ
る素子密度を大きくすることができる。
第４図、第６図では２ビツトのセンス共通母線が２ケの
場合で説明したが、例えば４ビツトの場合はＣ４１とＣ
４３・Ｃ４２とＣ４４・Ｃ４５とＣ４７・Ｃ４６とＣ４
８，・・・・・・（Ｃ４４以上は図に示していない。
場合で説明したが、例えば４ビツトの場合はＣ４１とＣ
４３・Ｃ４２とＣ４４・Ｃ４５とＣ４７・Ｃ４６とＣ４
８，・・・・・・（Ｃ４４以上は図に示していない。
）いったように、各々コラム線を１本おきのグループと
し、第６図の例でＧ４１とＧ４３．Ｃ４２とＣ４４・・
・・・・を共通に接続すれば、同様に構成できる。
し、第６図の例でＧ４１とＧ４３．Ｃ４２とＣ４４・・
・・・・を共通に接続すれば、同様に構成できる。
又、例えば、８ビツトの場合は、Ｃ４１とＣ４３とＣ４
５とＣ４□、Ｃ４□とＣ４４とＣ４６とＣ４８，・・・
・・・といったようにコラム線をグループにすれば同様
に容易に実現できる。
５とＣ４□、Ｃ４□とＣ４４とＣ４６とＣ４８，・・・
・・・といったようにコラム線をグループにすれば同様
に容易に実現できる。
以上述べたように、本発明によれば交互に設はうしたコ
ラム線とセンス線とコラム線の選択により選択されたセ
ンス線の情報を、コラム線によって制御されるスイッチ
を通して、センス共通母線へ接続することにより従来の
ように複数個のセンス線の寄生容量が重畳されることが
なく、高速度のＲＯＭ装置が実現でき、又、従来のよう
にセンス線の出力切換えに別個にデコーダを必要としな
いのでより容易に高密度化を実現できる。
ラム線とセンス線とコラム線の選択により選択されたセ
ンス線の情報を、コラム線によって制御されるスイッチ
を通して、センス共通母線へ接続することにより従来の
ように複数個のセンス線の寄生容量が重畳されることが
なく、高速度のＲＯＭ装置が実現でき、又、従来のよう
にセンス線の出力切換えに別個にデコーダを必要としな
いのでより容易に高密度化を実現できる。
更に、第６図に示したように、コラム線によって制御さ
れるスイッチとなるトランジスタが夫々ソース。
れるスイッチとなるトランジスタが夫々ソース。
ドレイン領域とを共用しているので、従来これらの領域
の面積によって支配されていたＲＯＭ装置の記憶用トラ
ンジスタを更に高密度に構成できる。
の面積によって支配されていたＲＯＭ装置の記憶用トラ
ンジスタを更に高密度に構成できる。
第１図、第２図は従来のＲＯＭ装置の記憶用素子の配置
を示す回路図、第３図は従来法によるＹ行のデコード方
式を示す回路図、第４図は本発明によるコラム線によっ
て制御されるスイッチでセンス線をセンス共通母線に接
続する半導体記憶装置の回路図、第５図は本発明の他の
実施例を示す回路図、第６図は本発明による記憶装置の
ＩＣパターンでの模式図である。 ２・・・・・・ロウアドレス回路、４・・・・・・コラ
ムアドレス回路、１０，１１・・・・・・センス回路、
ｒ４１〜・・・・・・ロウ線、Ｓ４１〜・・・・・・セ
ンスＭ１．、Ｓ Ｂ４１ 、Ｓ Ｂ４２・・・・・・共
通母線、Ｍ４１１、〜・・・・・・記憶素子、Ｑ４１〜
・・・・・・トランジスタスイッチ。
を示す回路図、第３図は従来法によるＹ行のデコード方
式を示す回路図、第４図は本発明によるコラム線によっ
て制御されるスイッチでセンス線をセンス共通母線に接
続する半導体記憶装置の回路図、第５図は本発明の他の
実施例を示す回路図、第６図は本発明による記憶装置の
ＩＣパターンでの模式図である。 ２・・・・・・ロウアドレス回路、４・・・・・・コラ
ムアドレス回路、１０，１１・・・・・・センス回路、
ｒ４１〜・・・・・・ロウ線、Ｓ４１〜・・・・・・セ
ンスＭ１．、Ｓ Ｂ４１ 、Ｓ Ｂ４２・・・・・・共
通母線、Ｍ４１１、〜・・・・・・記憶素子、Ｑ４１〜
・・・・・・トランジスタスイッチ。
Claims (1)
- 【特許請求の範囲】 １一方向に交互に配列されたコラム線とセンス線とを設
け、記憶素子を前記コラム線、センス線間に接続し、他
の方向に配列されたロウ線と、コラム線とロウ線によっ
て選択される番地での情報によって出力が定まるととも
に、前記各センス線をコラム線によって制御されるスイ
ッチを介して、センス共通母線へ接続することを特徴と
する記憶装置。 ２ スイッチは、１組のＭＯＳトランジスタのソースと
、他の組のドレインを夫々共通に接続し、一方の共通接
続部へセンス線を接続し、他の共通接続部をセンス共通
母線へ接続することを特徴とする特許請求の範囲第１項
に記載の記憶装置。 ３ 各コラム線を１本おきに接続したグループとなるよ
うに配置し、各グループのコラム線の両側に位置するセ
ンス線を各グループのコラム線によって共通に制御され
るスイッチを介して複数個のセンス共通母線へ接続する
ことを特徴とする特許請求の範囲第１項に記載の記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54110917A JPS5831676B2 (ja) | 1979-08-29 | 1979-08-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54110917A JPS5831676B2 (ja) | 1979-08-29 | 1979-08-29 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5634192A JPS5634192A (en) | 1981-04-06 |
| JPS5831676B2 true JPS5831676B2 (ja) | 1983-07-07 |
Family
ID=14547900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54110917A Expired JPS5831676B2 (ja) | 1979-08-29 | 1979-08-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831676B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940397A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | デ−タ読み出し回路 |
| US4571708A (en) * | 1984-12-26 | 1986-02-18 | Mostek Corporation | CMOS ROM Data select circuit |
-
1979
- 1979-08-29 JP JP54110917A patent/JPS5831676B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5634192A (en) | 1981-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2863661B2 (ja) | 読出専用メモリ | |
| JP3104319B2 (ja) | 不揮発性記憶装置 | |
| EP0184464A1 (en) | Gate array integrated circuit device and production method therefor | |
| US5341337A (en) | Semiconductor read only memory with paralleled selecting transistors for higher speed | |
| US5040144A (en) | Integrated circuit with improved power supply distribution | |
| KR100314973B1 (ko) | 다중 프로그램가능 메모리 장치 및 메모리 셀 상호 접속 방법 | |
| US6882557B2 (en) | Semiconductor memory device | |
| JP3058431B2 (ja) | 半導体記憶装置 | |
| KR19990078382A (ko) | 스티칭된 구조를 갖는 ｄｒａｍ 회로 및 그 제조방법 | |
| JP2643953B2 (ja) | 集積メモリ回路 | |
| US5349563A (en) | Mask ROM | |
| JPS58210638A (ja) | 半導体集積回路 | |
| EP0704901A1 (en) | Tolerant integrated circuit to great manufacturing faults | |
| JPH06103799A (ja) | 半導体記憶装置 | |
| JP2842819B2 (ja) | 半導体メモリ回路 | |
| JP2000340763A (ja) | 半導体記憶装置 | |
| JP3529473B2 (ja) | 半導体記憶装置 | |
| KR100440560B1 (ko) | 정합지연워드선스트랩 | |
| JP2786020B2 (ja) | 半導体メモリ装置 | |
| US6507052B1 (en) | Semiconductor memory device with improved reference section | |
| JPH0680807B2 (ja) | ゲートアレイｌｓｉ装置 | |
| JPS6233625B2 (ja) | ||
| JP2002269985A (ja) | プリチャージ回路及びこれを用いた半導体装置 | |
| JP2871962B2 (ja) | 半導体記憶回路装置 | |
| JPH06295957A (ja) | 半導体装置 |