JPH0344420B2 - - Google Patents
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- JPH0344420B2 JPH0344420B2 JP61197208A JP19720886A JPH0344420B2 JP H0344420 B2 JPH0344420 B2 JP H0344420B2 JP 61197208 A JP61197208 A JP 61197208A JP 19720886 A JP19720886 A JP 19720886A JP H0344420 B2 JPH0344420 B2 JP H0344420B2
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- JP
- Japan
- Prior art keywords
- buried layer
- semiconductor integrated
- semiconductor device
- trench
- collector
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- Element Separation (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、エピタキシヤルな埋込層（以下、
BLという）構造を有する半導体装置が複数配列
されて成る半導体集積装置の製造方法に係り、特
に各半導体装置間を分離するトレンチ（溝切り）
分離と、BL接続部を形成するのに好適な集積半
導体装置の製造方法に関する。
BLという）構造を有する半導体装置が複数配列
されて成る半導体集積装置の製造方法に係り、特
に各半導体装置間を分離するトレンチ（溝切り）
分離と、BL接続部を形成するのに好適な集積半
導体装置の製造方法に関する。
［従来の技術］
最近のバイポーラ型のアナログおよびデイジタ
ル集積回路は、集積縦形FET（またはSIT）構造
と同様に、BL構造を用いて製造される。そのBL
構造は、高抵抗（N-またはP-）エピタキシヤル
層の下の(P)基板内にマスクを用いてパターンした
（N+）拡散層として形成される。このようにして
形成されたBLは通常縦型トランジスタのコレク
タ（またはドレイン）となるが、そこからエピタ
キシヤル層を通して半導体装置表面電極に接続し
なければならない。また、その半導体装置が複数
配列されている半導体集積装置の場合、各半導体
装置間を分離することも必要となる。
ル集積回路は、集積縦形FET（またはSIT）構造
と同様に、BL構造を用いて製造される。そのBL
構造は、高抵抗（N-またはP-）エピタキシヤル
層の下の(P)基板内にマスクを用いてパターンした
（N+）拡散層として形成される。このようにして
形成されたBLは通常縦型トランジスタのコレク
タ（またはドレイン）となるが、そこからエピタ
キシヤル層を通して半導体装置表面電極に接続し
なければならない。また、その半導体装置が複数
配列されている半導体集積装置の場合、各半導体
装置間を分離することも必要となる。
そこで従来は、第４図ａの平面図およびｂの側
断面図に示すように、Ｐ型シリコン基板１上にマ
スクを用いて拡散によりコレクタBL２を形成す
る。更に、その上にN-型エピタキシヤル層３を
成長させた状態で、Ｐ型拡散を行なつて半導体装
置周囲を囲う分離層４を形成する。その後、マス
クを用いて、Ｐ型ベース拡散によるベース領域５
を形成し、次いで、N+型拡散によりエミツタ領
域６およびコレクタ接続領域６ａを形成する。更
にその後、酸化膜パターン７で被つて電極を形成
することにより、半導体装置を完成させていた。
断面図に示すように、Ｐ型シリコン基板１上にマ
スクを用いて拡散によりコレクタBL２を形成す
る。更に、その上にN-型エピタキシヤル層３を
成長させた状態で、Ｐ型拡散を行なつて半導体装
置周囲を囲う分離層４を形成する。その後、マス
クを用いて、Ｐ型ベース拡散によるベース領域５
を形成し、次いで、N+型拡散によりエミツタ領
域６およびコレクタ接続領域６ａを形成する。更
にその後、酸化膜パターン７で被つて電極を形成
することにより、半導体装置を完成させていた。
しかし、上記方法によると、コレクタBL２と
コレクタ接続領域６ａ間にN-型エピタキシヤル
層３が介在する結果、コレクタに高抵抗が接続さ
れた格好となり、使用する回路構成によつては特
性に悪影響を及ぼす不具合が生じる。
コレクタ接続領域６ａ間にN-型エピタキシヤル
層３が介在する結果、コレクタに高抵抗が接続さ
れた格好となり、使用する回路構成によつては特
性に悪影響を及ぼす不具合が生じる。
このような不具合を除くには、第５図ａの平面
図およびｂの側断面図に示すように、半導体装置
表面からコレクタBL２に達するような深いＮ型
拡散によつて、コレクタ接続領域８を形成すれば
良いが、そうすると、今度はコレクタ接続領域８
の幅が大きくなり、絶縁距離を見込むと半導体装
置の面積が増大する問題がある。
図およびｂの側断面図に示すように、半導体装置
表面からコレクタBL２に達するような深いＮ型
拡散によつて、コレクタ接続領域８を形成すれば
良いが、そうすると、今度はコレクタ接続領域８
の幅が大きくなり、絶縁距離を見込むと半導体装
置の面積が増大する問題がある。
また、最近は第６図ａの平面図、ｂの側断面図
に示すように熱酸化による誘電体分離層９を設け
て半導体装置間の分離を行なう方法も行なわれて
いるが、この場合もコレクタ接続領域６ａとコレ
クタBL２の間は抵抗接続となる問題点がある。
に示すように熱酸化による誘電体分離層９を設け
て半導体装置間の分離を行なう方法も行なわれて
いるが、この場合もコレクタ接続領域６ａとコレ
クタBL２の間は抵抗接続となる問題点がある。
更に、以上に述べたいずれの方法においても、
コレクタBL２はマスクを用いて形成しなければ
ならない上、コレクタBL２、コレクタ接続領域、
分離層の形成時に用いるマスク合せに厳しい精度
が要求され、製造作業が煩雑となつて製造コスト
が嵩む問題点があつた。
コレクタBL２はマスクを用いて形成しなければ
ならない上、コレクタBL２、コレクタ接続領域、
分離層の形成時に用いるマスク合せに厳しい精度
が要求され、製造作業が煩雑となつて製造コスト
が嵩む問題点があつた。
［発明が解決しようとする問題点］
本発明は、上記の問題点を解決し、各半導体装
置間のトレンチ分離と、BL接続部の形成を装置
面積のロスを最少にして効率良く行なうことので
きる半導体集積装置の製造方法を提供することを
目的とする。
置間のトレンチ分離と、BL接続部の形成を装置
面積のロスを最少にして効率良く行なうことので
きる半導体集積装置の製造方法を提供することを
目的とする。
［問題点を解決するための手段］
このため本発明は、各半導体装置共通にBLを
形成しておき、異方性エツチングによりBL接続
用の溝とBLを通過する深さのトレンチ分離用の
溝を同時に切り、トレンチ分離帯とBL接続部を
同時に形成するようにしたものである。
形成しておき、異方性エツチングによりBL接続
用の溝とBLを通過する深さのトレンチ分離用の
溝を同時に切り、トレンチ分離帯とBL接続部を
同時に形成するようにしたものである。
［作用］
同じマスクを用いた溝切りでトレンチ分離帯と
BL接続部が同時に形成できることから、自己整
合性が得られ、作業の簡単化が実現できると共
に、装置面積のロスを最小に抑えて集積密度を高
めることができる。
BL接続部が同時に形成できることから、自己整
合性が得られ、作業の簡単化が実現できると共
に、装置面積のロスを最小に抑えて集積密度を高
めることができる。
［実施例］
以下、本発明の一実施例による半導体集積装置
の製造方法の手順を第１図を参照して説明する。
の製造方法の手順を第１図を参照して説明する。
(a)：Ｐ型Si基板１１上にマスキング無しで全面に
SdあるいはAsを用いて不純物拡散を行ないBL
１２に形成する。
SdあるいはAsを用いて不純物拡散を行ないBL
１２に形成する。
(b)：続いて、その上に例えば１〜6μｍの範囲で
N-型エピタキシヤル層１３を成長させる。
N-型エピタキシヤル層１３を成長させる。
(c)：その上に溝切り用のマスクパターンを形成さ
せるため、先ず、例えば６〜10kÅの厚さで全
面に熱CVD酸化膜層を形成する。次いで、こ
の酸化膜層を正ホトレジストの第１マスクを用
いた反応性イオンエツチング（RIE）により、
全ての溝切り個所を同時に窓開けしたマスキン
グ層１４を形成する。このときのRIEにはCF4
＋H2プラズマを用いることができる。
せるため、先ず、例えば６〜10kÅの厚さで全
面に熱CVD酸化膜層を形成する。次いで、こ
の酸化膜層を正ホトレジストの第１マスクを用
いた反応性イオンエツチング（RIE）により、
全ての溝切り個所を同時に窓開けしたマスキン
グ層１４を形成する。このときのRIEにはCF4
＋H2プラズマを用いることができる。
(d)：コレクタ接続用の窓部に第２のレジストマス
クを用いて正ホトレジスト１５を形成し、例え
ばCCL4＋H2の如き強力異方性エツチングプラ
ズマを用いてエツチングを行ない、トレンチ分
離帯の一部溝切りを行なう。このときの正ホト
レジスト１５の厚さはSi−RIEに耐えられるだ
けの厚さに形成することは言う迄もない。
クを用いて正ホトレジスト１５を形成し、例え
ばCCL4＋H2の如き強力異方性エツチングプラ
ズマを用いてエツチングを行ない、トレンチ分
離帯の一部溝切りを行なう。このときの正ホト
レジスト１５の厚さはSi−RIEに耐えられるだ
けの厚さに形成することは言う迄もない。
(e)：正ホトレジスト１５を除去したのち、上述同
様にしてコレクタ接続用の小孔と、トレンチ分
離帯の最終深さまでの溝切りを同時に行なう。
このとき、コレクタ接続用の小孔はBL１２に
ほぼ接触させると共に、分離帯の溝はBL１２
を切り通すようにしなければならない。また、
次の段階の過熱サイクルの間の再分布で、すで
に分離されているBLセグメントが接続してし
まわないように溝切りを確実に行なう必要があ
る。
様にしてコレクタ接続用の小孔と、トレンチ分
離帯の最終深さまでの溝切りを同時に行なう。
このとき、コレクタ接続用の小孔はBL１２に
ほぼ接触させると共に、分離帯の溝はBL１２
を切り通すようにしなければならない。また、
次の段階の過熱サイクルの間の再分布で、すで
に分離されているBLセグメントが接続してし
まわないように溝切りを確実に行なう必要があ
る。
ここで、異方性エツチングにより形成される
溝幅は、BL１２とN-型エピタキシヤル層１３
を組み合せた厚さが10μｍ以下ならば、2μｍの
幅で充分である。この場合、Si−RIEエツチン
グ速度は溝幅によるものであり、溝幅を狭くす
るには被分離層を薄くすればよい。例えば、エ
ピタキシヤル層が２〜3μｍの厚さの場合は溝
幅も1μｍにできる。
溝幅は、BL１２とN-型エピタキシヤル層１３
を組み合せた厚さが10μｍ以下ならば、2μｍの
幅で充分である。この場合、Si−RIEエツチン
グ速度は溝幅によるものであり、溝幅を狭くす
るには被分離層を薄くすればよい。例えば、エ
ピタキシヤル層が２〜3μｍの厚さの場合は溝
幅も1μｍにできる。
(f)：次いで、溝を湿式化学洗浄したのち、熱酸化
により絶縁酸化膜１６を形成する。
により絶縁酸化膜１６を形成する。
(g)：ウエフア全体を異方性SiO2−RIEプロセス
（CH4＋H2プラズマ使用）により溝底部の酸化
膜を除去する。その後、ノンドープポリシリコ
ンCVD層１７で溝を充填する。この場合、層
の厚さは溝幅の半分にして充填する。次いで、
前記(d)で使用した第２のマスクを用いて負ホト
レジスト１８を形成し、コレクタ接続部に例え
ばＰやAsを用いた高イオン注入によりドーピ
ングを行ないドープドポリシリコン層１７ａを
形成する。
（CH4＋H2プラズマ使用）により溝底部の酸化
膜を除去する。その後、ノンドープポリシリコ
ンCVD層１７で溝を充填する。この場合、層
の厚さは溝幅の半分にして充填する。次いで、
前記(d)で使用した第２のマスクを用いて負ホト
レジスト１８を形成し、コレクタ接続部に例え
ばＰやAsを用いた高イオン注入によりドーピ
ングを行ないドープドポリシリコン層１７ａを
形成する。
(h)：同じ第２のマスクを用いてコレクタ接続部に
正ホトレジスト１５を形成し、他を異方性Si−
RIE（例えばCCl2F2プラズマ使用）により除去
する。これにより、図示の如くドープポリシリ
コン層１７ａの表面およびコレクタ接続部が残
ると共に、分離帯の溝にはノンドープポリシリ
コンが充填される。
正ホトレジスト１５を形成し、他を異方性Si−
RIE（例えばCCl2F2プラズマ使用）により除去
する。これにより、図示の如くドープポリシリ
コン層１７ａの表面およびコレクタ接続部が残
ると共に、分離帯の溝にはノンドープポリシリ
コンが充填される。
(i)：最後に表面被覆するための熱酸化を行ない熱
酸化膜１９を形成する。このとき、コレクタ接
続溝充填部に注入した不純物がBL１２との間
に存在するN-型エピタキシヤル層１３に拡散
し、ドープドポリシリコン１７ａとBL１２と
の接続路が形成する。
酸化膜１９を形成する。このとき、コレクタ接
続溝充填部に注入した不純物がBL１２との間
に存在するN-型エピタキシヤル層１３に拡散
し、ドープドポリシリコン１７ａとBL１２と
の接続路が形成する。
第２図は以上の方法により形成された半導体集
積装置の平面概念図を示したものである。BL１
２から装置表面に導出する接続領域であるドープ
ドポリシリコン層１７ａは最小サイズに形成でき
る。同時に、各半導体装置間を分離する分離帯で
あるノンドープポリシリコンCVD層１７も最小
溝幅で形成することができ、装置面積を減少させ
ることができる。
積装置の平面概念図を示したものである。BL１
２から装置表面に導出する接続領域であるドープ
ドポリシリコン層１７ａは最小サイズに形成でき
る。同時に、各半導体装置間を分離する分離帯で
あるノンドープポリシリコンCVD層１７も最小
溝幅で形成することができ、装置面積を減少させ
ることができる。
第３図は、上記方法を用いて形成される半導体
集積装置の具体例を示したもので、ａはその平面
図、ｂはその側断面図である。図中、第１図と同
一符号は同一部分を示し、更に、２０はP+型ポ
リシリコン、２１はP+型拡散によるベース、２
２は絶縁酸化膜、２３はN+型拡散によるエミツ
タ、２４はN+型ポリシリコン、２５はP-型拡散
によるベースである。
集積装置の具体例を示したもので、ａはその平面
図、ｂはその側断面図である。図中、第１図と同
一符号は同一部分を示し、更に、２０はP+型ポ
リシリコン、２１はP+型拡散によるベース、２
２は絶縁酸化膜、２３はN+型拡散によるエミツ
タ、２４はN+型ポリシリコン、２５はP-型拡散
によるベースである。
このように、従来の拡散コレクタの代りに、上
述した方法で溝を切りコレクタ接続部を形成する
ことにより、最小サイズでコレクタ接続を行なう
ことができ、しかも、第４図〜第６図に示した従
来例と比べて見て明らかなように、コレクタ接続
部をベースならびにエミツタ領域にかなり近付け
ることができ、この結果、装置表面積を20％も減
少することができる。
述した方法で溝を切りコレクタ接続部を形成する
ことにより、最小サイズでコレクタ接続を行なう
ことができ、しかも、第４図〜第６図に示した従
来例と比べて見て明らかなように、コレクタ接続
部をベースならびにエミツタ領域にかなり近付け
ることができ、この結果、装置表面積を20％も減
少することができる。
尚、以上の実施例では半導体集積装置の全てが
BL構造を有する例について示したが、本発明は
勿論BL構造を有する半導体装置とBL構造を有さ
ない半導体装置が組み合された半導体集積装置に
も適用可能であることは言う迄もない。
BL構造を有する例について示したが、本発明は
勿論BL構造を有する半導体装置とBL構造を有さ
ない半導体装置が組み合された半導体集積装置に
も適用可能であることは言う迄もない。
［発明の効果］
以上のように本発明によれば、トレンチ分離と
BL接続が同じマスクを用いて同時に形成できる
ことから自己整合性が得られ、製造プロセスが極
めて簡単になる。更には、装置面積のロスを最小
に抑えて集積密度を高めることができるなどの優
れた作用効果が得られる。
BL接続が同じマスクを用いて同時に形成できる
ことから自己整合性が得られ、製造プロセスが極
めて簡単になる。更には、装置面積のロスを最小
に抑えて集積密度を高めることができるなどの優
れた作用効果が得られる。
第１図ａ〜ｉは本発明の一実施例に係る半導体
集積装置製造方法の手順説明図、第２図は第１図
の方法により形成された半導体集積装置の平面概
念図、第３図は本発明の方法により形成された半
導体集積装置の具体的説明図で、ａはその平面説
明図、ｂはその側断面図、第４〜第６図は従来の
方法により形成された半導体集積装置の説明図
で、各図のａはその平面説明図、同図のｂはその
側断面図である。 １１……Ｐ型Si基板、１２……BL、１３……
N-型エピタキシヤル層、１４……マスキング層、
１５……正ホトレジスト、１６……絶縁酸化膜、
１７……ノンドープポリシリコンCVD層、１８
……負ホトレジスト、１９……熱酸化膜。
集積装置製造方法の手順説明図、第２図は第１図
の方法により形成された半導体集積装置の平面概
念図、第３図は本発明の方法により形成された半
導体集積装置の具体的説明図で、ａはその平面説
明図、ｂはその側断面図、第４〜第６図は従来の
方法により形成された半導体集積装置の説明図
で、各図のａはその平面説明図、同図のｂはその
側断面図である。 １１……Ｐ型Si基板、１２……BL、１３……
N-型エピタキシヤル層、１４……マスキング層、
１５……正ホトレジスト、１６……絶縁酸化膜、
１７……ノンドープポリシリコンCVD層、１８
……負ホトレジスト、１９……熱酸化膜。
Claims (1)
- １ 埋込層を有する半導体装置を含む半導体集積
装置の各半導体装置間を分離するトレンチ部分と
埋込層接続部とを形成する半導体集積装置の製造
方法において、埋込層が必要な各半導体装置部分
には共通の埋込層を予め形成しておき、異方性エ
ツチングにより同一マスクを用いて埋込層接続溝
と、すでに埋込まれている共通の埋込層を切り通
す深さのトレンチ分離溝を同時に形成し、これら
の溝にノンドープポリシリコンを充填すると共
に、埋込層接続部のノンドープポリシリコンには
イオン注入により導電系路に選択的にドーピング
を行い埋込層接続部を形成することを特徴とする
半導体集積装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720886A JPS6354741A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19720886A JPS6354741A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354741A JPS6354741A (ja) | 1988-03-09 |
| JPH0344420B2 true JPH0344420B2 (ja) | 1991-07-05 |
Family
ID=16370620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19720886A Granted JPS6354741A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354741A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183552A (ja) * | 1989-01-09 | 1990-07-18 | Nec Corp | 集積回路の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4400715A (en) * | 1980-11-19 | 1983-08-23 | International Business Machines Corporation | Thin film semiconductor device and method for manufacture |
-
1986
- 1986-08-25 JP JP19720886A patent/JPS6354741A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354741A (ja) | 1988-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |