JPS6324672A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6324672A JPS6324672A JP61168613A JP16861386A JPS6324672A JP S6324672 A JPS6324672 A JP S6324672A JP 61168613 A JP61168613 A JP 61168613A JP 16861386 A JP16861386 A JP 16861386A JP S6324672 A JPS6324672 A JP S6324672A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にノ（イボー
ラトランジスタのコレクタの埋込層から電極までの接続
領域を有する半導体装置の製造方法に関する。
ラトランジスタのコレクタの埋込層から電極までの接続
領域を有する半導体装置の製造方法に関する。
従来、バイポーラトランジスタのコレクタの埋込層と電
極とを接続するには、単にコレクタ領域のエピタキシャ
ル層表面に電極を形成するだけではなく、コレクタの直
列抵抗を低減する為に、エピタキシャル層の表面から埋
込層まで高濃度のエピタキシャル層と同一導電型の不純
物の拡散を行なって接続するのが一般的である。
極とを接続するには、単にコレクタ領域のエピタキシャ
ル層表面に電極を形成するだけではなく、コレクタの直
列抵抗を低減する為に、エピタキシャル層の表面から埋
込層まで高濃度のエピタキシャル層と同一導電型の不純
物の拡散を行なって接続するのが一般的である。
第２図は従来の半導体装置の一例の断面図である。
従来の半導体装置の製造方法によれば、この例は、ｐ型
のシリコン基板１上にｎ＋型の埋込層２′を設け、シリ
コン基板１と埋込層２′の上にエピタキシャル成長によ
ってｎ型の不純物層４′を設け、不純物層４′表面の酸
化膜９′の開孔部から埋込層２′に至るコレクタの電極
１４に接続した引出し部のｎ＋型の拡散領域１３を設け
た構造をしている。
のシリコン基板１上にｎ＋型の埋込層２′を設け、シリ
コン基板１と埋込層２′の上にエピタキシャル成長によ
ってｎ型の不純物層４′を設け、不純物層４′表面の酸
化膜９′の開孔部から埋込層２′に至るコレクタの電極
１４に接続した引出し部のｎ＋型の拡散領域１３を設け
た構造をしている。
上述した従来の半導体装置の製造方法によれば、埋込層
と電極とを接続する引出し部の抵抗を下げる為には、エ
ピタキシャル層表面からの不純物拡散を高濃度で行ない
、引出し部の拡散領域を低抵抗化すると共に拡散領域が
埋込層に到達するようにしておく事が必要であるが、こ
のようにすると拡散領域の横方自店がりが大きくなり、
特にバイポーラトランジスタを形成する際には、通常後
工程で行なうベース領域、エミッタ領域の形成の為の熱
処理がさらにががるので、必要な接合耐圧を得る為には
、トランジスタのベース及びエミ・ツタ領域をコレクタ
引出し部から十分に離しておかなければならず素子面積
が大きくなる６従って、従来の方法では、コレクタの直
列抵抗の低減化と素子の高密度化とを同時に満足する事
が困難であるという欠点がある。
と電極とを接続する引出し部の抵抗を下げる為には、エ
ピタキシャル層表面からの不純物拡散を高濃度で行ない
、引出し部の拡散領域を低抵抗化すると共に拡散領域が
埋込層に到達するようにしておく事が必要であるが、こ
のようにすると拡散領域の横方自店がりが大きくなり、
特にバイポーラトランジスタを形成する際には、通常後
工程で行なうベース領域、エミッタ領域の形成の為の熱
処理がさらにががるので、必要な接合耐圧を得る為には
、トランジスタのベース及びエミ・ツタ領域をコレクタ
引出し部から十分に離しておかなければならず素子面積
が大きくなる６従って、従来の方法では、コレクタの直
列抵抗の低減化と素子の高密度化とを同時に満足する事
が困難であるという欠点がある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板上に反対導電型の埋込層を形成する工程と、前記埋込
層上の一部に第１の絶縁膜を選択的に形成する工程と、
前記埋込層と前記第１の絶縁膜とを表面に備えた前記半
導体基板上に反対導電型の半導体層を形成する工程と、
前記第１の絶縁膜上部の前記半導体層を除去して前記半
導体層表面から前記第１の絶縁膜に至る溝を形成する工
程と、前記溝の側面に第２の絶縁膜を形成する工程と、
前記溝の底部に露出した部分の前記第１の絶縁膜を除去
する工程と、前記溝に反対導電型の不純物を含有する多
結晶シリコンを充填する工程とを含んで構成される。
板上に反対導電型の埋込層を形成する工程と、前記埋込
層上の一部に第１の絶縁膜を選択的に形成する工程と、
前記埋込層と前記第１の絶縁膜とを表面に備えた前記半
導体基板上に反対導電型の半導体層を形成する工程と、
前記第１の絶縁膜上部の前記半導体層を除去して前記半
導体層表面から前記第１の絶縁膜に至る溝を形成する工
程と、前記溝の側面に第２の絶縁膜を形成する工程と、
前記溝の底部に露出した部分の前記第１の絶縁膜を除去
する工程と、前記溝に反対導電型の不純物を含有する多
結晶シリコンを充填する工程とを含んで構成される。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
この例では、第１図（ａ）に示すように、先ず、ｐ型の
シリコン基板１にｎ＋型の埋込層２を形成した後、シリ
コンの窒化膜３を堆積し、埋込層２上のコレクタの引出
し部分を形成する領域以外のシリコンの窒化１摸を除去
する。続いてｎ型シリコンの不純物層４を成長してシリ
コンの酸化膜５、窒化１１５ｊ ６を形成する。ここで
不に！物層４をエピタキシャル成長で形成する場合には
窒化膜３の上部には、通常、多結晶シリコンが堆積する
。
シリコン基板１にｎ＋型の埋込層２を形成した後、シリ
コンの窒化膜３を堆積し、埋込層２上のコレクタの引出
し部分を形成する領域以外のシリコンの窒化１摸を除去
する。続いてｎ型シリコンの不純物層４を成長してシリ
コンの酸化膜５、窒化１１５ｊ ６を形成する。ここで
不に！物層４をエピタキシャル成長で形成する場合には
窒化膜３の上部には、通常、多結晶シリコンが堆積する
。
次に、第１図（ｂ）に示すように、写真食刻工程と異方
性ドライエツチングを用いて所定の位置の窒化膜６．酸
化膜５．不純物層４およびシリコン基板１をエツチング
し、溝Ａ及びＢを形成する。ここで、講Ｂは素子間分離
用の講であり、講Ａがコレクタの引出し用の沼である。
性ドライエツチングを用いて所定の位置の窒化膜６．酸
化膜５．不純物層４およびシリコン基板１をエツチング
し、溝Ａ及びＢを形成する。ここで、講Ｂは素子間分離
用の講であり、講Ａがコレクタの引出し用の沼である。
又、不純物層４とシリコン基板１とをエツチングするた
めの異方性ドライエツチングでは、シリコン基板１に達
するような条件でエツチングを行なえば良く、湧Ａでは
窒化膜３がストッパーとなり自動的にエツチングが停止
する。更に、傷形成後に熱酸化を行ないｆｉＡの曲面及
び溝Ｂの側面、底面に酸化膜７及び７′を形成する。
めの異方性ドライエツチングでは、シリコン基板１に達
するような条件でエツチングを行なえば良く、湧Ａでは
窒化膜３がストッパーとなり自動的にエツチングが停止
する。更に、傷形成後に熱酸化を行ないｆｉＡの曲面及
び溝Ｂの側面、底面に酸化膜７及び７′を形成する。
次に、第１図（ｃ＞に示すように、？’？４Ａの底部に
露出した窒化膜３と表面のシリコン窒化膜６とを除去し
て溝Ａ、Ｂ内にｎ＋型不純物を含有する多結晶シリコン
８，８′を充填した後、不純物層４表面の酸化［５を除
去し、更に熱酸化を行ない不純物層４及び多結晶シリコ
ン８．８′の表面に酸化ＩＢ！９を形成する。
露出した窒化膜３と表面のシリコン窒化膜６とを除去し
て溝Ａ、Ｂ内にｎ＋型不純物を含有する多結晶シリコン
８，８′を充填した後、不純物層４表面の酸化［５を除
去し、更に熱酸化を行ない不純物層４及び多結晶シリコ
ン８．８′の表面に酸化ＩＢ！９を形成する。
次に、第１図（ｄ）に示すように、ベース領域１０及び
エミッタ領域１１を形成し、酸化膜９にベース、エミッ
タ、コレクタの各コンタクト窓を開口した後、ベース、
エミッタ及びコレクタの電極１２ｂ、１２ｅ及び１２ｃ
を形成してバイポーラ）・ランジスタが完成する。
エミッタ領域１１を形成し、酸化膜９にベース、エミッ
タ、コレクタの各コンタクト窓を開口した後、ベース、
エミッタ及びコレクタの電極１２ｂ、１２ｅ及び１２ｃ
を形成してバイポーラ）・ランジスタが完成する。
上記の方法で、多結晶シリコン８に対してｎ型の不純物
の拡散は容易で、コレクタの直列抵抗を低く設定する事
が可能であるだけでなく、ｍＡの側面に酸化膜７がある
ため、不純物が横方向に拡散する事が無く素子面積の縮
小が可能である。
の拡散は容易で、コレクタの直列抵抗を低く設定する事
が可能であるだけでなく、ｍＡの側面に酸化膜７がある
ため、不純物が横方向に拡散する事が無く素子面積の縮
小が可能である。
又、素子間分離用の？７４Ｂとコレクタの引出し部の溝
Ａとを同時に形成できるので、工程が短縮される。
Ａとを同時に形成できるので、工程が短縮される。
以上説明したように本発明は、溝内を充填した多結晶シ
リコンを低抵抗にする事により、コレクタの直列抵抗を
低減したコレクタ引出し部を形成し、かつ素子面積を縮
小することができるという効果がある。又、このコレク
タの引出し部と素子量分ｉ！！７１Ｉを同一の工程で形
成できるので製造工程も短縮できるという効果もある。
リコンを低抵抗にする事により、コレクタの直列抵抗を
低減したコレクタ引出し部を形成し、かつ素子面積を縮
小することができるという効果がある。又、このコレク
タの引出し部と素子量分ｉ！！７１Ｉを同一の工程で形
成できるので製造工程も短縮できるという効果もある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例の断面図である。 １・・・シリコン基板、２．２′・・・埋込層、３・・
・窒化膜、４．４′・・・不純物層、５・・・酸化膜、
６・・・窒化膜、７．７′・・・酸化膜、８．８′・・
・多結晶シリコン、９．９′・・・酸化膜、１０・・・
ベース領域、１１・・・エミッタ領域、１２ｂ、１２ｃ
、１２ｅ・−電極、１３・・・拡散領域、１４・・・電
極、Ａ、Ｂ・・・溝。 代理人 弁理士 内 原 草 茅 １ ■ 第２閃
めの工程順に示した半導体チップの断面図、第２図は従
来の半導体装置の一例の断面図である。 １・・・シリコン基板、２．２′・・・埋込層、３・・
・窒化膜、４．４′・・・不純物層、５・・・酸化膜、
６・・・窒化膜、７．７′・・・酸化膜、８．８′・・
・多結晶シリコン、９．９′・・・酸化膜、１０・・・
ベース領域、１１・・・エミッタ領域、１２ｂ、１２ｃ
、１２ｅ・−電極、１３・・・拡散領域、１４・・・電
極、Ａ、Ｂ・・・溝。 代理人 弁理士 内 原 草 茅 １ ■ 第２閃
Claims (1)
- 一導電型の半導体基板上に反対導電型の埋込層を形成
する工程と、前記埋込層上の一部に第１の絶縁膜を選択
的に形成する工程と、前記埋込層と前記第１の絶縁膜と
を表面に備えた前記半導体基板上に反対導電型の半導体
層を形成する工程と、前記第１の絶縁膜上部の前記半導
体層を除去して前記半導体層表面から前記第１の絶縁膜
に至る溝を形成する工程と、前記溝の側面に第２の絶縁
膜を形成する工程と、前記溝の底部に露出した部分の前
記第１の絶縁膜を除去する工程と、前記溝に反対導電型
の不純物を含有する多結晶シリコンを充填する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168613A JPH0616509B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168613A JPH0616509B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324672A true JPS6324672A (ja) | 1988-02-02 |
| JPH0616509B2 JPH0616509B2 (ja) | 1994-03-02 |
Family
ID=15871304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168613A Expired - Lifetime JPH0616509B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616509B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763931A (en) * | 1994-09-22 | 1998-06-09 | Nec Corporation | Semiconductor device with SOI structure and fabrication method thereof |
| US6042957A (en) * | 1995-05-05 | 2000-03-28 | Rayovac Corporation | Thin walled electrochemical cell |
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
| US7468307B2 (en) | 2005-06-29 | 2008-12-23 | Infineon Technologies Ag | Semiconductor structure and method |
| US7982284B2 (en) | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
| DE102006029682B4 (de) * | 2005-06-29 | 2015-01-08 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung der Struktur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925871A (ja) * | 1972-07-04 | 1974-03-07 | ||
| JPS566449A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
-
1986
- 1986-07-16 JP JP61168613A patent/JPH0616509B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925871A (ja) * | 1972-07-04 | 1974-03-07 | ||
| JPS566449A (en) * | 1979-06-28 | 1981-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763931A (en) * | 1994-09-22 | 1998-06-09 | Nec Corporation | Semiconductor device with SOI structure and fabrication method thereof |
| US6042957A (en) * | 1995-05-05 | 2000-03-28 | Rayovac Corporation | Thin walled electrochemical cell |
| JP2002222938A (ja) * | 2001-01-25 | 2002-08-09 | Rohm Co Ltd | 半導体装置 |
| US7468307B2 (en) | 2005-06-29 | 2008-12-23 | Infineon Technologies Ag | Semiconductor structure and method |
| DE102006029682B4 (de) * | 2005-06-29 | 2015-01-08 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung der Struktur |
| US7982284B2 (en) | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616509B2 (ja) | 1994-03-02 |
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