JPH0344751A - メモリ保護システム - Google Patents
メモリ保護システムInfo
- Publication number
- JPH0344751A JPH0344751A JP1179976A JP17997689A JPH0344751A JP H0344751 A JPH0344751 A JP H0344751A JP 1179976 A JP1179976 A JP 1179976A JP 17997689 A JP17997689 A JP 17997689A JP H0344751 A JPH0344751 A JP H0344751A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- register
- output
- cpu
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 claims description 5
- 238000012546 transfer Methods 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ保護システムに関し特に、情報処理装置
内のメモリに格納されているプログラムやデータの保護
をなすシステムに関するものである。
内のメモリに格納されているプログラムやデータの保護
をなすシステムに関するものである。
従来技術
従来、プログラムの暴走等によるメモリ内容の破壊を防
止するためには、書込みが不１１Ｊ能なＲＯＭ （Ｒｅ
ａｄ ０ｎｌｙ Ｍａａｏｒｙ）を用いることが一般的
である。
止するためには、書込みが不１１Ｊ能なＲＯＭ （Ｒｅ
ａｄ ０ｎｌｙ Ｍａａｏｒｙ）を用いることが一般的
である。
この様なＲＯＭを用いた方式では、ＲＯＭ内に格納され
ているプログラムやデータに修正やバージョンアップが
あるときには、装置内に組込まれているＲＯＭを交換す
る必要があり、煩雑である。
ているプログラムやデータに修正やバージョンアップが
あるときには、装置内に組込まれているＲＯＭを交換す
る必要があり、煩雑である。
発明の目的
そこで、本発明はかかる従来技術の欠点をＨ消すべくな
されたものであって、その目的とするところは、ＲＯＭ
内容の修正やバージョンアップがあっても、ＲＯＭを交
換する必要がなく、かつプログラムの暴走等によるメモ
リ内容の破壊を防止することができるメモリ保護システ
ムを捉供することにある。
されたものであって、その目的とするところは、ＲＯＭ
内容の修正やバージョンアップがあっても、ＲＯＭを交
換する必要がなく、かつプログラムの暴走等によるメモ
リ内容の破壊を防止することができるメモリ保護システ
ムを捉供することにある。
発明の構成
本発明によるメモリ保護システムは、中央処理装置から
のメモリ書込み禁止指令をレジスタ内に格納しておき、
このレジスタ内に当該メモリ書込み禁止指令が格納され
ている限り、メモリへの書込み禁止をなすようにした構
成である。
のメモリ書込み禁止指令をレジスタ内に格納しておき、
このレジスタ内に当該メモリ書込み禁止指令が格納され
ている限り、メモリへの書込み禁止をなすようにした構
成である。
実施例
次に、本発明について図面を参照して説明する。
図は本発明のメモリ保護方式の一実施例の構成を示すブ
ロック図である。本実施例のメモリ保護システムは、プ
ログラムを実行するＣ Ｐ Ｕ （Ｃｅｎｔｒａｔ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ） １０１と、プログ
ラムやデータを格納する二次記憶装置１０２と、内容が
保護されるべきメモリ１０３と、アドレスバス１１０上
のアドレスがメモリ１０３のアドレス空間かどうかを調
べるデコーダ１０４（出力が“０“でメモリ＋０３がセ
レクタされる）と、デコーダ１０４の出力をマスクする
レジスタ１０５（レジスタ１０５はアドレスにマツプさ
れており、ＣＰＵｌ０Ｉから設定可）と、レジスタ１０
５の値が“１′ （マスクすることを意味する）でかつ
リード／ライト信号１ｌｌ（リードが“１”、ライトが
“０＃）が“０”でかつデコーダ１０４が“０°のとき
には、メモリ１０３へのセレクト信号１１３が“１＃に
なるようにする論理回路（否定論理１０Ｂ、論理積１０
７、論理和１０８）とを有している。
ロック図である。本実施例のメモリ保護システムは、プ
ログラムを実行するＣ Ｐ Ｕ （Ｃｅｎｔｒａｔ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ） １０１と、プログ
ラムやデータを格納する二次記憶装置１０２と、内容が
保護されるべきメモリ１０３と、アドレスバス１１０上
のアドレスがメモリ１０３のアドレス空間かどうかを調
べるデコーダ１０４（出力が“０“でメモリ＋０３がセ
レクタされる）と、デコーダ１０４の出力をマスクする
レジスタ１０５（レジスタ１０５はアドレスにマツプさ
れており、ＣＰＵｌ０Ｉから設定可）と、レジスタ１０
５の値が“１′ （マスクすることを意味する）でかつ
リード／ライト信号１ｌｌ（リードが“１”、ライトが
“０＃）が“０”でかつデコーダ１０４が“０°のとき
には、メモリ１０３へのセレクト信号１１３が“１＃に
なるようにする論理回路（否定論理１０Ｂ、論理積１０
７、論理和１０８）とを有している。
ＣＰ Ｕ １０１はデータバス１０９、アドレスバス１
１０、リード／ライト信号１１１を通して、二次記憶装
置１０２とメモリ１０３とレジスタ１０５とを夫々制御
する。なお、データバス１０９、アドレスバス１１０は
それぞれの制御信号を含んだものとして考えることにし
、本実施例の動作の説明においてはこれらへの言及は省
略する。
１０、リード／ライト信号１１１を通して、二次記憶装
置１０２とメモリ１０３とレジスタ１０５とを夫々制御
する。なお、データバス１０９、アドレスバス１１０は
それぞれの制御信号を含んだものとして考えることにし
、本実施例の動作の説明においてはこれらへの言及は省
略する。
また、レジスタ１０５はリセット信号Ｈ２によりその出
力は′０”になり、ＣＰ Ｕ １０１からの設定により
その出力は１”になる。ここでＣＰＵｌ０【からはレジ
スタ１０５の出力は“１”にしか設定できないものとす
る。
力は′０”になり、ＣＰ Ｕ １０１からの設定により
その出力は１”になる。ここでＣＰＵｌ０【からはレジ
スタ１０５の出力は“１”にしか設定できないものとす
る。
メモリ１０３は通常どうりの構成であり、アドレスの上
位はデコーダ１０４によってデコードされ（セレクト信
号ｌ１８となる）、アドレスの下位はメモリ１０３に直
接穴ることによって、メモリ内でデコードされる。
位はデコーダ１０４によってデコードされ（セレクト信
号ｌ１８となる）、アドレスの下位はメモリ１０３に直
接穴ることによって、メモリ内でデコードされる。
次に、このように構成された本実施例のメモリ保護シス
テムの動作について説明する。システム立上げ時には、
上述したようにリセット信号１１２によりレジスタ１０
５の出力は“０”になっている。
テムの動作について説明する。システム立上げ時には、
上述したようにリセット信号１１２によりレジスタ１０
５の出力は“０”になっている。
したがって、論理積１０７の出力はリード／ライト信号
１１１の値にかかわらず“０”となり、論理和１０ｇの
出力はデコーダ１０４の出力と等しい出力となる。した
がって、メモリ１０３にリード／ライトすることが可能
である。
１１１の値にかかわらず“０”となり、論理和１０ｇの
出力はデコーダ１０４の出力と等しい出力となる。した
がって、メモリ１０３にリード／ライトすることが可能
である。
システム立上げ時の処理として、ＣＰ Ｕ １０１は二
次記憶装置１０２から、メモリ保護を行ないたいプログ
ラムやデータをメモリ１０３へ転送する。転送後、ｃ
Ｐ Ｕ １０１はレジスタ１０５の値を′１”に設定す
る。レジスタ１０５の出力が“−１”になることにより
以下のようになる。
次記憶装置１０２から、メモリ保護を行ないたいプログ
ラムやデータをメモリ１０３へ転送する。転送後、ｃ
Ｐ Ｕ １０１はレジスタ１０５の値を′１”に設定す
る。レジスタ１０５の出力が“−１”になることにより
以下のようになる。
（１）メモリ１０３へのライトのとき；否定論理ｌＯＢ
の出力が“１°なので、論理積１０７の出力は′１”と
なり、デコーダ１０４が“０”（メモリ１０３がセレク
ト）でも、論理和１０ｇの出力は“１”となってメモリ
１０３はセレクトされない。すなわち書込みは行われな
い。
の出力が“１°なので、論理積１０７の出力は′１”と
なり、デコーダ１０４が“０”（メモリ１０３がセレク
ト）でも、論理和１０ｇの出力は“１”となってメモリ
１０３はセレクトされない。すなわち書込みは行われな
い。
（２）メモリ１０３へのリードのとき；否定論理１０６
の出力が“０“なので、論理積１０７の出力は′０１と
なり、デコーダ１０４も“Ｏ”（メモリ１０３がセレク
ト）なので、論理和１０８の出力は“０”となって、メ
モリ１０３はセレクトされる。すなわち読出しが行われ
る。
の出力が“０“なので、論理積１０７の出力は′０１と
なり、デコーダ１０４も“Ｏ”（メモリ１０３がセレク
ト）なので、論理和１０８の出力は“０”となって、メ
モリ１０３はセレクトされる。すなわち読出しが行われ
る。
上述した処理により、−旦レジスタ１０５の出力を“１
”に設定すると、メモリ１０３のリードは可能だが、メ
モリ１０３へのライトは不可能になる。
”に設定すると、メモリ１０３のリードは可能だが、メ
モリ１０３へのライトは不可能になる。
しかも、レジスタ１０５はリセットしないかぎり出力が
′０１にならないので、たとえＣＰ Ｕ ｌｏｔが暴走
しても、ＣＰＵ１０１からはレジスタ１０５の出力を“
Ｏｍにすることはできない。したがって、レジスタ１０
５の出力は′１″に保たれるので、メモリ１０３はライ
トプロテクトされる。
′０１にならないので、たとえＣＰ Ｕ ｌｏｔが暴走
しても、ＣＰＵ１０１からはレジスタ１０５の出力を“
Ｏｍにすることはできない。したがって、レジスタ１０
５の出力は′１″に保たれるので、メモリ１０３はライ
トプロテクトされる。
また、二次記憶装置１０２にプロテクトされるプログラ
ムおよびデータが格納されるので、修正やバージョンア
ップがあるときには、ソフトウェアのバージョンアップ
と同様の手順で容易に行なえる。すなわちＲＯＭを交換
するような作業を行なう必要はない。
ムおよびデータが格納されるので、修正やバージョンア
ップがあるときには、ソフトウェアのバージョンアップ
と同様の手順で容易に行なえる。すなわちＲＯＭを交換
するような作業を行なう必要はない。
そのほかにごく一部の修正だけならば、二次記憶装置１
０２からメモリ１０３ヘロードしたあと、ＣＰＵＩＯＬ
から修正情報の書込みをメモリ１０３に対して行って、
そのあとレジスタ１０５を“１１に設定することでも実
現できる。
０２からメモリ１０３ヘロードしたあと、ＣＰＵＩＯＬ
から修正情報の書込みをメモリ１０３に対して行って、
そのあとレジスタ１０５を“１１に設定することでも実
現できる。
なお、本実施例では述べなかったが、レジスタ１０５を
１′に設定したあとのメモリ１０３へのライトは不正な
命令と考えられるので、このときにはエラーが発生した
ことを利用者に通知するのが通常の処理である。
１′に設定したあとのメモリ１０３へのライトは不正な
命令と考えられるので、このときにはエラーが発生した
ことを利用者に通知するのが通常の処理である。
発明の効果
叙上の如く、本発明によれば、メモリへのデータ書込み
を禁止する指令情報をＣＰＵよりレジスタへ予めセット
しておくことにより、プログラムの暴走等によるメモリ
内容の破壊を未然に防止することができ、かつＲＯＭを
用いなくても良いので、メモリ内容の修正やバージョン
アップに対しても柔軟に対応可能となるという効果があ
る。
を禁止する指令情報をＣＰＵよりレジスタへ予めセット
しておくことにより、プログラムの暴走等によるメモリ
内容の破壊を未然に防止することができ、かつＲＯＭを
用いなくても良いので、メモリ内容の修正やバージョン
アップに対しても柔軟に対応可能となるという効果があ
る。
図は本発明の実施例のシステムブロック図である。
主要部分の符号の説明
０１
０２
０３
０５
・・・・・・ＣＰＵ
・・・・・・二次記憶装置
・・・・・・メモリ
・・・・・・レジスタ
Claims (1)
- （１）中央処理装置からのメモリ書込み禁止指令情報が
設定自在なレジスタと、このレジスタの設定内容がメモ
リ書込み禁止を示すときに、メモリへの書込みを禁止す
る書込み禁止手段とを有することを特徴とするメモリ保
護システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179976A JPH0344751A (ja) | 1989-07-12 | 1989-07-12 | メモリ保護システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179976A JPH0344751A (ja) | 1989-07-12 | 1989-07-12 | メモリ保護システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344751A true JPH0344751A (ja) | 1991-02-26 |
Family
ID=16075279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179976A Pending JPH0344751A (ja) | 1989-07-12 | 1989-07-12 | メモリ保護システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256781B1 (en) | 1991-04-26 | 2001-07-03 | Sharp Kabushiki Kaisha | External reset and data transfer method and apparatus for a portable electronic device |
-
1989
- 1989-07-12 JP JP1179976A patent/JPH0344751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256781B1 (en) | 1991-04-26 | 2001-07-03 | Sharp Kabushiki Kaisha | External reset and data transfer method and apparatus for a portable electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3202497B2 (ja) | 情報処理装置 | |
| KR970007272B1 (ko) | 이중화메모리 제어장치 및 그 방법 | |
| KR20050011953A (ko) | 쓰기 방지 가능한 버퍼 메모리를 갖는 메모리 장치 및그것을 포함하는 정보 처리 시스템 | |
| US20060090053A1 (en) | Program-controlled unit | |
| US20060112246A1 (en) | Program-controlled unit | |
| JPS6340925A (ja) | メモリ初期化方式 | |
| JPH0344751A (ja) | メモリ保護システム | |
| JPH0156410B2 (ja) | ||
| JP4471947B2 (ja) | データ処理装置及びデータ処理方法 | |
| JP2624226B2 (ja) | 割込みコントローラ | |
| KR920002829B1 (ko) | 메모리 액세스 제어 시스템 | |
| JPH0635747A (ja) | デバッグ支援装置 | |
| JPH02128266A (ja) | 保護機能付レジスタ | |
| EP0953910B1 (en) | Method and apparatus for controlling write access to storage means for a digital data processing circuit | |
| JPH05173886A (ja) | 書込み装置 | |
| JPH05334195A (ja) | 情報処理装置 | |
| JPH10247187A (ja) | １チップマイクロコンピュータ | |
| JPS60112148A (ja) | メモリ装置 | |
| JPS62286143A (ja) | 半導体記憶装置 | |
| JPH05101203A (ja) | マイクロ・プロセツサ | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JPS61168060A (ja) | デ−タ処理装置 | |
| JP2589396B2 (ja) | 改訂管理情報付きメモリ | |
| JPS60258654A (ja) | 半導体記憶装置 | |
| JPS6226738B2 (ja) |