JPS6340925A - メモリ初期化方式 - Google Patents
メモリ初期化方式Info
- Publication number
- JPS6340925A JPS6340925A JP61184783A JP18478386A JPS6340925A JP S6340925 A JPS6340925 A JP S6340925A JP 61184783 A JP61184783 A JP 61184783A JP 18478386 A JP18478386 A JP 18478386A JP S6340925 A JPS6340925 A JP S6340925A
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- JP
- Japan
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- initialization
- memory
- instruction
- time
- memories
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ初期化方式に関し、特に情報処理装置に
おける命令再試行時のメモリデコーダ等のメモリ初期化
方式に関する。
おける命令再試行時のメモリデコーダ等のメモリ初期化
方式に関する。
従来技術
従来、この種のメモリ初期化方式は第２図に示す如き構
成の回路を用いて行われている。図において、複数のメ
モリ１〜３に夫々対応してメモリ初期化回路４〜６が設
けられており、これ等メモリ初１１化回路４〜６に対し
て共通の初期化指示部７から初期化指示が共通に発生さ
れるようになっている。
成の回路を用いて行われている。図において、複数のメ
モリ１〜３に夫々対応してメモリ初期化回路４〜６が設
けられており、これ等メモリ初１１化回路４〜６に対し
て共通の初期化指示部７から初期化指示が共通に発生さ
れるようになっている。
メモリ初期化回路４〜６はすべて同一構成となっており
、図においては簡略化のためにメモリ初期化回路４のみ
についてその具体例が示されている。このメモリ初期化
回路４はアドレスレジスタ１１と、このアドレスレジス
タ１１の入力データを選択する選択器１２と、アドレス
レジスタ１１の内容を「＋１」するインクリメンタ１３
と、初期化指示に応答してセットされるＦＦ（フリップ
７０ツブ）１４と、アドレスレジスタ１１の内容が「オ
ール１」になったことを検出する検出器１５とを含む。
、図においては簡略化のためにメモリ初期化回路４のみ
についてその具体例が示されている。このメモリ初期化
回路４はアドレスレジスタ１１と、このアドレスレジス
タ１１の入力データを選択する選択器１２と、アドレス
レジスタ１１の内容を「＋１」するインクリメンタ１３
と、初期化指示に応答してセットされるＦＦ（フリップ
７０ツブ）１４と、アドレスレジスタ１１の内容が「オ
ール１」になったことを検出する検出器１５とを含む。
更に、メモリ初期化回路４はアンドゲート１６．１７と
、インバータ１８とオアゲート１つをも含んでいる。
、インバータ１８とオアゲート１つをも含んでいる。
メモリ１〜３の初期化は以下のように行われている。メ
モリ１の初期化を例にとって説明する。
モリ１の初期化を例にとって説明する。
初期化指示部７からメモリ初期化指示が送出されると、
初期化ＦＦＩ ４は「１」がセットされると共にアドレ
スレジスタ１１はクリアされて「０」となる。次いで、
オアゲート１９の出力は通常の書込指示信号１０１に関
係なく「１」となり、メモリ１のＷＥ大入力「１」とし
てこのメモリ１を書込可能状態とする。
初期化ＦＦＩ ４は「１」がセットされると共にアドレ
スレジスタ１１はクリアされて「０」となる。次いで、
オアゲート１９の出力は通常の書込指示信号１０１に関
係なく「１」となり、メモリ１のＷＥ大入力「１」とし
てこのメモリ１を書込可能状態とする。
一方、インバータ１８の出力は「０」となり、通常の書
込データ１０２はアンドゲート１６の通過を抑止され、
メモリ１のアドレスレジスタ１１の示している「０」の
番地にｒＯＪが書込まれる。
込データ１０２はアンドゲート１６の通過を抑止され、
メモリ１のアドレスレジスタ１１の示している「０」の
番地にｒＯＪが書込まれる。
さらに、アドレスレジスタ１１の入力切換は通常選択さ
れるアドレス１０３からインクリメンタ１３の出力が選
択されるように初期化ＦＦ１４及び選択器１２により切
換えられ、クロックが歩進されるとこのインクリメンタ
１３によってアドレスレジスタ１１は「＋１」されて「
１」となる。以下、クロックが歩進される毎にアドレス
レジスタ１１の示すメモリ１の番地には「０」が書込ま
れ、アドレスレジスタ１１は「＋１コされる。
れるアドレス１０３からインクリメンタ１３の出力が選
択されるように初期化ＦＦ１４及び選択器１２により切
換えられ、クロックが歩進されるとこのインクリメンタ
１３によってアドレスレジスタ１１は「＋１」されて「
１」となる。以下、クロックが歩進される毎にアドレス
レジスタ１１の示すメモリ１の番地には「０」が書込ま
れ、アドレスレジスタ１１は「＋１コされる。
検出回路１５はアドレスレジスタ１１の全ビットが「１
」であることを検出すると、アンドゲート１７の出力は
「１」とな、つて初期化ＦＦ１４がリセットされｒＯＪ
となる。それに伴い、オアゲート１９の出力は通常動作
の書込指示信号１０１に制御されるようになり、インバ
ータ１８の出力は「１」となり、通常の書込データ１０
２はアンドゲート１６の通過を許可される。また、アド
レスレジスタ１１の入力は初期化ＦＦＩ ４の出力によ
り通常のアドレス１０３が選択されるようになり、メモ
リ１の初期化は終了する。
」であることを検出すると、アンドゲート１７の出力は
「１」とな、つて初期化ＦＦ１４がリセットされｒＯＪ
となる。それに伴い、オアゲート１９の出力は通常動作
の書込指示信号１０１に制御されるようになり、インバ
ータ１８の出力は「１」となり、通常の書込データ１０
２はアンドゲート１６の通過を許可される。また、アド
レスレジスタ１１の入力は初期化ＦＦＩ ４の出力によ
り通常のアドレス１０３が選択されるようになり、メモ
リ１の初期化は終了する。
ところで、従来の装置では、各メモリ１〜３の初期化は
すべて同時に起動され、初期化指示部７の指示が送出さ
れる度に必ず実行される様になっている。従って、例え
ば、装置の起動待以外にメモリの初期化を必要としない
メモリと、命令の再試行時にメモリの初期化を必要とす
るメモリとが混在する場合、命令再試行時に装置起動に
よって初期化されると、初期化を必要としないメモリま
でも初期化されてしまうことになる。その結果、命令再
試行時、そのメモリのセーブ及びリストア処理が必要と
なって命令再試行時間を必要以上に費してしまうという
欠点が生ずる。
すべて同時に起動され、初期化指示部７の指示が送出さ
れる度に必ず実行される様になっている。従って、例え
ば、装置の起動待以外にメモリの初期化を必要としない
メモリと、命令の再試行時にメモリの初期化を必要とす
るメモリとが混在する場合、命令再試行時に装置起動に
よって初期化されると、初期化を必要としないメモリま
でも初期化されてしまうことになる。その結果、命令再
試行時、そのメモリのセーブ及びリストア処理が必要と
なって命令再試行時間を必要以上に費してしまうという
欠点が生ずる。
発明の目的
本発明の目的は、命令再試行時に初期化を必要としない
メモリの初期化を抑止可能とすることにより、命令再試
行時間を短縮するようにしたメモリ初期化方式を提供す
ることである。
メモリの初期化を抑止可能とすることにより、命令再試
行時間を短縮するようにしたメモリ初期化方式を提供す
ることである。
発明の構成
本発明によれば、メモリ初期化指示に応答してメモリ内
容を初期化するようにしたメモリ初期化方式であって、
前記メモリ初期化指示の有効・無効を制御するメモリ初
期化指示有効制御手段を設け、前記メモリ初期化指示有
効制御手段により前記メモリ初期化指示を無効として前
記メモリに対する初期化を抑止可能としたことを特徴と
するメモリ初期化方式が得られる。
容を初期化するようにしたメモリ初期化方式であって、
前記メモリ初期化指示の有効・無効を制御するメモリ初
期化指示有効制御手段を設け、前記メモリ初期化指示有
効制御手段により前記メモリ初期化指示を無効として前
記メモリに対する初期化を抑止可能としたことを特徴と
するメモリ初期化方式が得られる。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の構成図であり、第２図と同等
部分は同一符号により示している。本例においても第２
図の場合と同様にメモリ１〜３のうちメモリ１に対応す
る初期化回路４のみについて具体的回路例が示されてい
るが、伯の初期化回路についても全く同一構成であるこ
とは勿論である。この初期化回路４〜６は第２図に示し
た従来の装置の初期化回路４〜６と同一構成であり、そ
の説明は省略する。
部分は同一符号により示している。本例においても第２
図の場合と同様にメモリ１〜３のうちメモリ１に対応す
る初期化回路４のみについて具体的回路例が示されてい
るが、伯の初期化回路についても全く同一構成であるこ
とは勿論である。この初期化回路４〜６は第２図に示し
た従来の装置の初期化回路４〜６と同一構成であり、そ
の説明は省略する。
本発明においては、初期化指示部７からの初期化指示を
有効若しくは無効に制御する初期化指示有効制御部８が
段けられており、メモリ１〜３のうちのメモリ１に対し
ての初期化指示のみを有効若しくは無効制御可能とした
ものである。
有効若しくは無効に制御する初期化指示有効制御部８が
段けられており、メモリ１〜３のうちのメモリ１に対し
ての初期化指示のみを有効若しくは無効制御可能とした
ものである。
初期化指示有効制御部８は初期化指示を無効とする抑止
ＦＦ２１と、インバータ２２と、アンドゲート２３とか
らなる。抑止ＦＦ２１がｒＯＪにセットされていればイ
ンバータ２２によりアンドゲート２３は開となっている
ので、初ｍ化指示部７からの初期化指示信号はこのアン
ドゲート２３を介してメモリ１対応の初期化回路４へ供
給されると同時に他のメモリ２．３対応の初期化回路５
゜６へも夫々供給される。このとき、第２図の回路を用
いて説明した初期化動作と同一の動作が実行されすべて
のメモリ１〜３に対する初期化が行われることになる。
ＦＦ２１と、インバータ２２と、アンドゲート２３とか
らなる。抑止ＦＦ２１がｒＯＪにセットされていればイ
ンバータ２２によりアンドゲート２３は開となっている
ので、初ｍ化指示部７からの初期化指示信号はこのアン
ドゲート２３を介してメモリ１対応の初期化回路４へ供
給されると同時に他のメモリ２．３対応の初期化回路５
゜６へも夫々供給される。このとき、第２図の回路を用
いて説明した初期化動作と同一の動作が実行されすべて
のメモリ１〜３に対する初期化が行われることになる。
ここで、初期化抑止用のＦＦ２１が「１」にセットされ
た場合を考える。このとき、インバータ２２の出力によ
りアンドゲート２３は閉となるので、初期化指示回路７
から生成される初期化指示信号は、メモリ１に対しては
抑止されてメモリ１の初期化は実行されなくなる。他の
メモリ２．３に対しては初期化の実行が行われることは
明白である。
た場合を考える。このとき、インバータ２２の出力によ
りアンドゲート２３は閉となるので、初期化指示回路７
から生成される初期化指示信号は、メモリ１に対しては
抑止されてメモリ１の初期化は実行されなくなる。他の
メモリ２．３に対しては初期化の実行が行われることは
明白である。
従りて、メモリ２，３は装置起動時のみならず命令再試
行時にも初期化が必要であり、メモリ１は装置起動時の
み初期化が必要でかつ命令再試行時には初期化が不要で
ある場合に本実施例は有効となる。すなわち、装置起動
時には抑止用ＦＦ２１に１０」を設定しておき、命令再
試行時には「１」を設定しとおくと、起動時にはメモリ
１〜３が初期化されるが、命令再試行時にはメモリ２゜
３のみが初期化されることになるのである。
行時にも初期化が必要であり、メモリ１は装置起動時の
み初期化が必要でかつ命令再試行時には初期化が不要で
ある場合に本実施例は有効となる。すなわち、装置起動
時には抑止用ＦＦ２１に１０」を設定しておき、命令再
試行時には「１」を設定しとおくと、起動時にはメモリ
１〜３が初期化されるが、命令再試行時にはメモリ２゜
３のみが初期化されることになるのである。
上記実施例では、メモリ１に対してのみ初期化指示有効
制御部８を設けたが、他のメモリ２，３に対しても必要
に応じてこの初期化指示有効制御部を同様に設けても良
いことは明らかである。
制御部８を設けたが、他のメモリ２，３に対しても必要
に応じてこの初期化指示有効制御部を同様に設けても良
いことは明らかである。
発明の効果
叙上の如く、本発明によれば、所定のメモリに対応して
メモリ内容の初期化指示の有効制御部を設け、当・該初
期化指示の有効、無効の制御を可能とすることにより、
装置起動待以外初期化の必要のないメモリに対して装置
起動時のみメモリ初期化をなし得ることになり、よって
命令再試行時のメモリのセーブやりストアが不用となっ
て命令再試行時の時間を短縮できるという効果がある。
メモリ内容の初期化指示の有効制御部を設け、当・該初
期化指示の有効、無効の制御を可能とすることにより、
装置起動待以外初期化の必要のないメモリに対して装置
起動時のみメモリ初期化をなし得ることになり、よって
命令再試行時のメモリのセーブやりストアが不用となっ
て命令再試行時の時間を短縮できるという効果がある。
第１図は本発明の実施例の回路図、第２図は従来のメモ
リ初期方式を説明するための回路図である。 主要部分の符号の説明 １〜３・・・・・・メモリ ４〜６・・・・・・初期化回路 ７・・・・・・初期化指示部
リ初期方式を説明するための回路図である。 主要部分の符号の説明 １〜３・・・・・・メモリ ４〜６・・・・・・初期化回路 ７・・・・・・初期化指示部
Claims (2)
- （１）メモリ初期化指示に応答してメモリ内容を初期化
するようにしたメモリ初期化方式であつて、前記メモリ
初期化指示の有効・無効を制御するメモリ初期化指示有
効制御手段を設け、前記メモリ初期化指示有効制御手段
により前記メモリ初期化指示を無効として前記メモリに
対する初期化を抑止可能としたことを特徴とするメモリ
初期化方式。 - （２）前記メモリは複数設けられており、メモリ初期化
の抑止が必要となる所定のメモリに対応してのみ前記メ
モリ初期化指示有効制御手段を設けたことを特徴とする
特許請求の範囲第１項のメモリ初期化方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184783A JPS6340925A (ja) | 1986-08-06 | 1986-08-06 | メモリ初期化方式 |
| US07/077,900 US4831513A (en) | 1986-08-06 | 1987-07-27 | Memory initialization system |
| FR878711121A FR2602601B1 (fr) | 1986-08-06 | 1987-08-05 | Systeme d'initialisation de memoires |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184783A JPS6340925A (ja) | 1986-08-06 | 1986-08-06 | メモリ初期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340925A true JPS6340925A (ja) | 1988-02-22 |
Family
ID=16159215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184783A Pending JPS6340925A (ja) | 1986-08-06 | 1986-08-06 | メモリ初期化方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4831513A (ja) |
| JP (1) | JPS6340925A (ja) |
| FR (1) | FR2602601B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3771603D1 (de) * | 1986-07-23 | 1991-08-29 | Siemens Ag | Modular strukturiertes isdn-kommunikationssystem mit bildung und anzeige von fehlertexten. |
| JPH07117863B2 (ja) * | 1987-06-26 | 1995-12-18 | 株式会社日立製作所 | オンラインシステムの再立上げ方式 |
| US5113508A (en) * | 1988-03-08 | 1992-05-12 | International Business Machines Corporation | Data cache initialization |
| US5193199A (en) * | 1988-04-14 | 1993-03-09 | Zilog, Inc. | Device and method for programming critical hardware parameters |
| CA2008071A1 (en) * | 1989-01-27 | 1990-07-27 | Jeffrey S. Watters | Pump bus to avoid indeterminacy in reading variable bit field |
| US5596761A (en) * | 1989-07-06 | 1997-01-21 | Ricoh Company, Ltd. | Central processing unit with internal register initializing means |
| US5535367A (en) * | 1991-03-04 | 1996-07-09 | Motorola, Inc. | Demultiplexing initialization data to be transferred to memory through a plurality of registers with error detection data |
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| JPS59221897A (ja) * | 1983-05-27 | 1984-12-13 | Nec Corp | 半導体記憶装置 |
Family Cites Families (6)
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| JPS57113169A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Microcomputer |
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-
1986
- 1986-08-06 JP JP61184783A patent/JPS6340925A/ja active Pending
-
1987
- 1987-07-27 US US07/077,900 patent/US4831513A/en not_active Expired - Lifetime
- 1987-08-05 FR FR878711121A patent/FR2602601B1/fr not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2602601A1 (fr) | 1988-02-12 |
| US4831513A (en) | 1989-05-16 |
| FR2602601B1 (fr) | 1990-12-07 |
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