JPH05101203A - マイクロ・プロセツサ - Google Patents
マイクロ・プロセツサInfo
- Publication number
- JPH05101203A JPH05101203A JP3259962A JP25996291A JPH05101203A JP H05101203 A JPH05101203 A JP H05101203A JP 3259962 A JP3259962 A JP 3259962A JP 25996291 A JP25996291 A JP 25996291A JP H05101203 A JPH05101203 A JP H05101203A
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- Japan
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000005764 inhibitory process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】内蔵I/Oアクセス用アドレス保持レジスタの誤
書き込みのリカバリーを可能とする。 【構成】内蔵ペリフェラル（以下内蔵I/O）１４ａ，１
４ｂをアクセスのためのアドレスを保持するレジスタ１
０ａ，１０ｂと、I/Oアクセスの際出力されるアドレス
とこのレジスタ出力を比較し一致なら内蔵I/Oアクセス
信号２０を出力する比較器５ａ，５ｂと、このレジスタ
１０ａ，１０ｂへの書き換え禁止フラグ９ａ，９ｂと、
このフラグ９ａ，９ｂが禁止状態になっているときに内
蔵I/Oアクセスを実行した場合、割り込み要求信号２０
を発生する割り込み信号発生回路１６とを有している。
書き込みのリカバリーを可能とする。 【構成】内蔵ペリフェラル（以下内蔵I/O）１４ａ，１
４ｂをアクセスのためのアドレスを保持するレジスタ１
０ａ，１０ｂと、I/Oアクセスの際出力されるアドレス
とこのレジスタ出力を比較し一致なら内蔵I/Oアクセス
信号２０を出力する比較器５ａ，５ｂと、このレジスタ
１０ａ，１０ｂへの書き換え禁止フラグ９ａ，９ｂと、
このフラグ９ａ，９ｂが禁止状態になっているときに内
蔵I/Oアクセスを実行した場合、割り込み要求信号２０
を発生する割り込み信号発生回路１６とを有している。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ・プロセッサに
関し、特にチップ内部にペリフェラル（以下I/Oとい
う）を有し、このI/Oをアクセスするためのデコーダを
内部に有するマイクロ・プロセッサのアーキテクチャに
関する。
関し、特にチップ内部にペリフェラル（以下I/Oとい
う）を有し、このI/Oをアクセスするためのデコーダを
内部に有するマイクロ・プロセッサのアーキテクチャに
関する。
【０００２】
【従来の技術】従来、この種のマイクロ・プロセッサで
は図３に示すようにチップ内部に作り込まれた内蔵I/O
１４ａ，１４ｂをアクセスする場合に、予め内蔵I/O選
択アドレス・レジスタ１０ａ，１０ｂに内蔵I/O１４
ａ，１４ｂをアクセスするアドレスを図４の状態図に示
すように記憶させ、中央演算装置１からアドレス比較制
御信号４を受けるとこのアドレスとアドレス・バス２か
ら出力するアドレスが一致した場合に比較回路５ａ，５
ｂから内蔵I/Oアクセス信号２０を出力してI/O１４ａ，
１４ｂのアクセスを実行する。
は図３に示すようにチップ内部に作り込まれた内蔵I/O
１４ａ，１４ｂをアクセスする場合に、予め内蔵I/O選
択アドレス・レジスタ１０ａ，１０ｂに内蔵I/O１４
ａ，１４ｂをアクセスするアドレスを図４の状態図に示
すように記憶させ、中央演算装置１からアドレス比較制
御信号４を受けるとこのアドレスとアドレス・バス２か
ら出力するアドレスが一致した場合に比較回路５ａ，５
ｂから内蔵I/Oアクセス信号２０を出力してI/O１４ａ，
１４ｂのアクセスを実行する。
【０００３】
【発明が解決しようとする課題】ところが、上述の従来
のマイクロ・プロセッサにおいては、予め定義しておく
I/Oアドレスを記憶するアドレス・レジスタへの書き込
みが自由に行なえるため、例えば汎用オペレーテイング
・システム上の実行プログラムでの不注意で誤った書き
換えが実行されてしまうことがあった。このため、不在
のI/Oアドレスに対してアクセスを行ない、システムと
して期待の動作が実行できなくなるという問題があっ
た。
のマイクロ・プロセッサにおいては、予め定義しておく
I/Oアドレスを記憶するアドレス・レジスタへの書き込
みが自由に行なえるため、例えば汎用オペレーテイング
・システム上の実行プログラムでの不注意で誤った書き
換えが実行されてしまうことがあった。このため、不在
のI/Oアドレスに対してアクセスを行ない、システムと
して期待の動作が実行できなくなるという問題があっ
た。
【０００４】本発明の目的は、内蔵I/Oアクセス用アド
レス保持レジスタの誤書き込みのリカバリーを可能とす
るマイクロ・プロセッサを提供することにある。
レス保持レジスタの誤書き込みのリカバリーを可能とす
るマイクロ・プロセッサを提供することにある。
【０００５】
【課題を解決するための手段】本発明のマイクロ・プロ
セッサは、内蔵ペリフェラル・アクセス信号を出力する
ためのアドレス信号を保持するアドレス・レジスタと、
中央演算装置から制御信号を入力して前記アドレス・レ
ジスタの出力するアドレス信号と内蔵ペリフェラルをア
クセスする際にアドレス・バスから出力されるアドレス
信号とを比較して一致している場合に前記内蔵ペリフェ
ラル・アクセス信号を出力する比較器と、前記アドレス
・レジスタの書き換えのための禁止フラグと、該禁止フ
ラグが禁止状態になっているときに前記内蔵ペリフェラ
ルのアクセスを実行した場合に割り込み要求信号を発生
する割り込み信号発生回路とを有して構成されている。
セッサは、内蔵ペリフェラル・アクセス信号を出力する
ためのアドレス信号を保持するアドレス・レジスタと、
中央演算装置から制御信号を入力して前記アドレス・レ
ジスタの出力するアドレス信号と内蔵ペリフェラルをア
クセスする際にアドレス・バスから出力されるアドレス
信号とを比較して一致している場合に前記内蔵ペリフェ
ラル・アクセス信号を出力する比較器と、前記アドレス
・レジスタの書き換えのための禁止フラグと、該禁止フ
ラグが禁止状態になっているときに前記内蔵ペリフェラ
ルのアクセスを実行した場合に割り込み要求信号を発生
する割り込み信号発生回路とを有して構成されている。
【０００６】
【実施例】次に本発明について図を参照して説明する。
図１は本発明の第１の実施例のブロック図である。本実
施例のマイクロ・プロセッサでは、内蔵I/O１４ａ，１
４ｂをアクセスするための内蔵I/O選択アドレス・レジ
スタ１０ａ，１０ｂと、アドレス比較制御信号４を入力
してI/Oアクセスの際にアドレス・バス２から出力され
るアドレスとレジスタ１０ａ，１０ｂの出力信号とを比
較して一致している場合に内蔵I/Oアクセス信号２０を
出力する比較器５ａ，５ｂと、レジスタ１０ａ，１０ｂ
の書き換えのための禁止フラグ９ａ，９ｂと、このフラ
グ９ａ，９ｂが禁止となっているときに、内蔵I/Oアク
セスを実行した場合に割り込み要求信号１２を発生する
割り込み信号発生回路１６とを有している。
図１は本発明の第１の実施例のブロック図である。本実
施例のマイクロ・プロセッサでは、内蔵I/O１４ａ，１
４ｂをアクセスするための内蔵I/O選択アドレス・レジ
スタ１０ａ，１０ｂと、アドレス比較制御信号４を入力
してI/Oアクセスの際にアドレス・バス２から出力され
るアドレスとレジスタ１０ａ，１０ｂの出力信号とを比
較して一致している場合に内蔵I/Oアクセス信号２０を
出力する比較器５ａ，５ｂと、レジスタ１０ａ，１０ｂ
の書き換えのための禁止フラグ９ａ，９ｂと、このフラ
グ９ａ，９ｂが禁止となっているときに、内蔵I/Oアク
セスを実行した場合に割り込み要求信号１２を発生する
割り込み信号発生回路１６とを有している。
【０００７】本実施例のマイクロ・プロセッサは中央演
算装置１と、２０ビットのアドレスバス２と、８ビット
のデータ・バス１３と、２つの内蔵I/O１４ａ，１４ｂ
とを有する。アドレス・バスの下位８ビット・アドレス
のデコード用アドレス３はライト信号デコーダ７へ入力
される。中央演算装置１から出力されるアドレス比較制
御信号４によって比較器５ａ，５ｂは、内蔵I/O選択ア
ドレス・レジスタ１０ａ，１０ｂの内容と命令実行中に
出力されるI/Oアドレスとを比較し、一致していればこ
のアドレスに相当する内蔵I/O１４ａ，１４ｂにアクセ
ス信号２０を出力する。内蔵I/O１４ａ，１４ｂをアク
セスするためのアドレス保持レジスタ共通ライト信号６
は、ライト信号デコーダ７によってレジスタ・ライト信
号８ａ，８ｂに変換され、書き込み禁止フラグ９ａ、９
ｂ，フラグ出力１１ａ、１１ｂが割込み信号発生回路１
６に入力され、このフラグ９ａ，９ｂが設定されている
場合にアドレス・レジスタ１０ａ、１０ｂへの書き込み
が実行された場合、割り込み要求信号１２がイネーブル
となり、中央演算装置１に割り込みが発生する。
算装置１と、２０ビットのアドレスバス２と、８ビット
のデータ・バス１３と、２つの内蔵I/O１４ａ，１４ｂ
とを有する。アドレス・バスの下位８ビット・アドレス
のデコード用アドレス３はライト信号デコーダ７へ入力
される。中央演算装置１から出力されるアドレス比較制
御信号４によって比較器５ａ，５ｂは、内蔵I/O選択ア
ドレス・レジスタ１０ａ，１０ｂの内容と命令実行中に
出力されるI/Oアドレスとを比較し、一致していればこ
のアドレスに相当する内蔵I/O１４ａ，１４ｂにアクセ
ス信号２０を出力する。内蔵I/O１４ａ，１４ｂをアク
セスするためのアドレス保持レジスタ共通ライト信号６
は、ライト信号デコーダ７によってレジスタ・ライト信
号８ａ，８ｂに変換され、書き込み禁止フラグ９ａ、９
ｂ，フラグ出力１１ａ、１１ｂが割込み信号発生回路１
６に入力され、このフラグ９ａ，９ｂが設定されている
場合にアドレス・レジスタ１０ａ、１０ｂへの書き込み
が実行された場合、割り込み要求信号１２がイネーブル
となり、中央演算装置１に割り込みが発生する。
【０００８】本実施例では、このフラグ９ａ，９ｂは本
システムへの外部リセット信号１５によってクリアさ
れ、つぎに実行されるアドレス・レジスタ１０ａ、１０
ｂへの書き込みでのみセットされる。これは一般的なＲ
／Ｓフリップ・フロップで構成できる。本実施例では誤
ったI/Oアクセスを行なってしまった場合に、その要因
を発生した割り込みハンドラ内で判断できる。
システムへの外部リセット信号１５によってクリアさ
れ、つぎに実行されるアドレス・レジスタ１０ａ、１０
ｂへの書き込みでのみセットされる。これは一般的なＲ
／Ｓフリップ・フロップで構成できる。本実施例では誤
ったI/Oアクセスを行なってしまった場合に、その要因
を発生した割り込みハンドラ内で判断できる。
【０００９】図２に本発明の第２の実施例のブロック図
を示す。フラグ・リセット信号生成回路１８は、特定の
割り込みハンドラ・ルーチン中のフラグアクセス信号１
７と、外部リセット信号１５とを入力して特定の割り込
みハンドラ・ルーチン中のフラグへのアクセス信号によ
ってフラグ・リセット信号１９を生成する。
を示す。フラグ・リセット信号生成回路１８は、特定の
割り込みハンドラ・ルーチン中のフラグアクセス信号１
７と、外部リセット信号１５とを入力して特定の割り込
みハンドラ・ルーチン中のフラグへのアクセス信号によ
ってフラグ・リセット信号１９を生成する。
【００１０】本実施例では、禁止フラグ９ａ，９ｂのリ
セットを外部リセット信号に加えて、特定の割り込みハ
ンドラ・ルーチン中のフラグへのアクセスとする。この
特定の割り込みハンドラ・ルーチン中のフラグへのアク
セス信号は、割り込みベクタの保持とI/Oアクセス信号
で他のI/O信号と識別できる。
セットを外部リセット信号に加えて、特定の割り込みハ
ンドラ・ルーチン中のフラグへのアクセスとする。この
特定の割り込みハンドラ・ルーチン中のフラグへのアク
セス信号は、割り込みベクタの保持とI/Oアクセス信号
で他のI/O信号と識別できる。
【００１１】
【発明の効果】以上のように本発明のマイクロ・プロセ
ッサは、誤ったI/Oアクセスを行なってしまった場合、
その要因を発生した割り込みハンドラ内で判断でき、か
つその修正を行なう事が可能となり、システムの暴走／
誤動作等を防ぐことが可能となる。
ッサは、誤ったI/Oアクセスを行なってしまった場合、
その要因を発生した割り込みハンドラ内で判断でき、か
つその修正を行なう事が可能となり、システムの暴走／
誤動作等を防ぐことが可能となる。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】従来のマイクロ・プロセッサの一例のブロック
図である。
図である。
【図４】図３のブロックの動作を説明するために示すレ
ジスタの状態図である。
ジスタの状態図である。
【図５】（ａ）〜（ｅ）はそれぞれ図３のブロックの動
作を説明するために示すレジスタの状態図である。
作を説明するために示すレジスタの状態図である。
１ 中央演算装置 ２ アドレス・バス ３ デコード用アドレス ４ アドレス比較制御信号 ５ａ，５ｂ 比較器 ６ アドレス保持レジスタ ７ ライト信号デコーダ ８ レジスタ・ライト信号 ９ａ，９ｂ 書き込み禁止フラグ １０ａ，１０ｂ 内蔵I/O選択アドレス・レジスタ １１ａ，１１ｂ フラグ出力信号 １２ 割り込み要求信号 １３ データ・バス １４ａ，１４ｂ 内蔵I/O １５ 外部リセット信号 １６ 割り込み信号発生回路 １７ フラグアクセス信号 １８ フラグ・リセット信号生成回路 １９ フラグ・リセット信号 ２０ 内蔵I/Oアクセス信号
Claims (1)
- 【請求項１】 内蔵ペリフェラル・アクセス信号を出力
するためのアドレス信号を保持するアドレス・レジスタ
と、中央演算装置から制御信号を入力して前記アドレス
・レジスタの出力するアドレス信号と内蔵ペリフェラル
をアクセスする際にアドレス・バスから出力されるアド
レス信号とを比較して一致している場合に前記内蔵ペリ
フェラル・アクセス信号を出力する比較器と、前記アド
レス・レジスタの書き換えのための禁止フラグと、該禁
止フラグが禁止状態になっているときに前記内蔵ペリフ
ェラルのアクセスを実行した場合に割り込み要求信号を
発生する割り込み信号発生回路とを有することを特徴と
するマイクロ・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259962A JPH05101203A (ja) | 1991-10-08 | 1991-10-08 | マイクロ・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259962A JPH05101203A (ja) | 1991-10-08 | 1991-10-08 | マイクロ・プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101203A true JPH05101203A (ja) | 1993-04-23 |
Family
ID=17341347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259962A Pending JPH05101203A (ja) | 1991-10-08 | 1991-10-08 | マイクロ・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938107B2 (en) | 2002-04-26 | 2005-08-30 | Renesas Technology Corp. | Microprocessor preventing erroneous writing to control register |
-
1991
- 1991-10-08 JP JP3259962A patent/JPH05101203A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938107B2 (en) | 2002-04-26 | 2005-08-30 | Renesas Technology Corp. | Microprocessor preventing erroneous writing to control register |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |