JPH0344887A

JPH0344887A - Ｄｒａｍ制御方式、記憶装置および、情報処理装置

Info

Publication number: JPH0344887A
Application number: JP1177909A
Authority: JP
Inventors: Kenichi Saito; 賢一斎藤; Yoshiaki Kitatsume; 吉明北爪; Yoshihiro Fujigami; 藤上　義弘; Tomohisa Kohiyama; 智久小檜山; Koichi Nakatani; 公一中谷; Kunihiro Katayama; 国弘片山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1991-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置の記憶装置に関し、特に、記憶
装置におけるＤＲＡＭの制御に関するものである。

〔従来の技術〕

近年、半導体メモリの高速化により、ＭＯＳタイプのダ
イナミックランダムアクセスメモリ（本明細書中、ＤＲ
ＡＭと略記する）でも、アクセス時間が１００ナノ秒以
下の素子が市販されている。

また、これらのＤＲＡＭの中には、通常のアクセスモー
ドに加えて、高速にリード、ライトができる高速アクセ
スモードを備えたものも開発されている。

ＤＲＡＭの通常のアクセスモードでは、アクセスする場
合、毎アクセス時アドレスを行（ｒＯｗ）アドレス、列
（ｃ　ｏ　１　ｕｍｕ）アドレスの２回に分けてＤＲＡ
Ｍに与える必要がある。

一方、ページアクセスモードなど高速アクセスモードを
備えたＤＲＡＭは、アクセスすべき行アドレスが、前回
アクセスした時の行アドレスと一致するときには１列ア
ドレスを与えるだけで高速にアクセスすることができる
。

従来、記憶装置のこれらの高速アクセスモードを備えた
ＤＲＡＭの制御方式としては、特開昭６１−４２７９３
号公報に記載されているような・ものがある。

これは、補助メモリに、あらかじめ前回のアクセスされ
た行アドレスを記憶させておき、次のアクセス時に、Ｄ
ＲＡＭに与えられたアドレスのうち行アドレスに対応す
る部分が補助メモリの記憶内容と一致（以下ヒツトと記
す）した場合１列アドレスだけを与えるように構成した
ものである。

すなわち、これにより１行アドレスがヒツトしたときは
、ＤＲＡＭを、高速アクセスモードでアクセスするよう
にしたものである。

以下、従来例の動作を第２図、第３図、および、第４図
を参照して説明する。

第２図は従来の記憶装置の構成を示し、第３図はページ
アクセスモードのＤＲＡＭアクセスタイミングを、第４
図はＤＲＡＭの一般的な２種類のリフレッシュのサイク
ルタイミングを示す。

第２図中は、１０はＣＰＵ、１１はヒツト判定回路、↓
２はタイミング制御回路、１３はアドレスセレクタ、１
４はリフレッシュの周期を決めるためのクロック、１５
はカウンタ、工６はＤＲＡＭからなるメモリである。

ヒツト判定回路上１は、前回アクセスした行アドレスを
記憶し、ヒツト判定回路で次のアクセスの行アドレスが
、前回アクセスした行アドレスと一致した場合には、制
御信号１７をタイミング制御回路１２に与える。

タイミング制御回路１２は、メモリ１６の制御、アドレ
スセレクタエ３の制御信号の生成等を行う。

アドレスセレクタ■３は、ＣＰＵ１０の出力したメモリ
１６に与えるアドレス１８から、行アドレス、列アドレ
スを抽出し、切換で出力する。

カウンタ１５はクロック１４から入力されたクロック信
号１９を計数して、リフレッシュ起動信号２０を生成す
る。

また、メモリ１６には、タイミング制御回路１２から制
御信号ＲＡＳ２１（行アドレスストローブ）、ＣＡＳ２
２（列アドレスストローブ）、マルチプレクスされたア
ドレス２３が入力され、それに応じてデータ２４をＣＰ
Ｕ１０等に入出力する。

まず、ヒツト判定回路１１で記憶されてし）る行アドレ
スが、初めはクリアされている場合につり）で説明する
。

ＣＰＵｌ０が出力したアドレス１８を、ヒツト判定回路
１１は、前回アクセスした行アドレスと比較する。前回
アクセスした行アドレスはクリアされているため、前回
の行アドレスと今回の行アドレスは一致としない（以下
、ミスヒツトという）。

ヒツト判定回路１１は、タイミング制御回路１２に対し
、制御信号エフを通し、ミスヒツトであると通知すると
共に、今回の行アドレスを記憶する。

通知を受けたタイミング制御回路１２は、メモリ１６を
高速なページアクセスモードではなく、通常アクセスモ
ードでアクセスを行う。

通常アクセスモードにおいてタイミング制御回路１２は
、ＲＡＳ信号２工が立下る前に切換信号２５をアドレス
セレクタエ３に出力し、ＣＰＵｌ０からのアドレス１８
を選択し、行アドレスをアドレスバス２３を通しメモリ
１６に与える。

メモリ１６は、与えられた行アドレスをＲＡＳ２１の立
下りで内部に取り込む。その後、タイミング制御回路１
２は、アドレスセレクタ１３に出力してたいた切換りか
え信号２５を列アドレスが選択されるように制御する。

この列アドレスもアドレスバス２３を通し、メモリ１６
に入力される。

メモリ１６は行アドレスの場合と同様、ＣＡＳ２２の立
下りで列アドレスを内部に取り込み、与えられた行アド
レスと列アドレスに対応するデータを、データバス２４
から入力またはデータバス２４に出力する。

以上で、１回のＣＰＵｌ０のメモリ１６に対するアクセ
スを終了する。

次のアクセス時、ＣＰＵｌ０から出力したアドレス１８
をヒツト判定回路１１は、内部に保持している前回アク
セス時の行アドレスと今回の行アドレスを比較する。も
し、一致しない場合は、メモリ１６を通常アクセスモー
ドで制御するよう、タイミング制御回路１２に制御信号
１７を与える。

もし、一致した場合には、タイミング制御回路１２は、
ＲＡＳ２１をアクティブにしたまま、列アドレスを第３
図のＣ０ＬＩからＣ０Ｌ２に変化させて、メモリ１６に
与え、ページアクセスモードでアクセスを行うよう制御
する。

このように行アドレスが前回のアクセスアドレスと一致
している場合は、第３図のようにＲＡＳ２１をアクティ
ブにしたまま、列アドレスをＣ０Ｌ２→Ｃ０Ｌ３→Ｃ０
Ｌ４・・・と変化させ、ＣＡＳ２２の立下がりでメモリ
１６に与えるだけで、メモリ１６に対し高速にアクセス
できる。

これは、通常アクセスモードのように、ＲＡＳ２１をプ
リチャージする必要がないからである。

また、カウンタ１５は、クロック１４のクロック信号１
９により、一定周期のリフレッシュ制御信号２０を生成
する。そのリフレッシュ制御信号２０は、タイミング制
御回路１２とヒツト判定回路１１に入力される。

リフレッシュ制御信号２０がアクティブのとき、タイミ
ング制御回路上２はメモリエ６に対して、リフレッシュ
動作を行う。

また、この時、ヒツト判定回路１工は、記憶している行
アドレスをクリアしなければならない。

なぜならば、もし、ヒツト判定回路１１をクリアしない
と、リフレッシュ後の第１回目のアクセスがページアク
セスモードで行われる場合があり。

その場合には、ＤＲＡＭに必要なリフレッシュ後の、通
常アクセスモードのアクセスによるＲＡＳラインのプリ
チャージが、なされないことになるからである。

〔発明が解決しようとする課題〕

前記従来技術では、リフレッシュ動作を行うと、ヒツト
判定回路１１に記憶されている行アドレスをクリアしな
ければならない。したがって、リフレッシュ後の、ＣＰ
Ｕｌ０から出力された最初のアドレスが、前回のアクセ
スと同じ行アドレスのものであっても、ミスヒツトと判
定されるため、メモリアクセスは通常アクセスモードと
なってしまう。

通常アクセスモードは、ページアクセスモードに比べ２
倍程度アクセス時間がかかる。そのため、ＣＰＵｌ０の
メモリ１６へのアクセス効率が低下し、システムのスル
ープットが低下するという問題があった。

本発明の目的は、リフレッシュによるＣＰＵのメモリへ
のアクセス効率の低下を緩和し、ＣＰＵのメモリへのア
クセス効率を向上できるＤＲＡＭ制御方式および記憶装
置を提供することにある。

また、記憶装置へのアクセス効率を向上した情報処理装
置を提供することをも目的とする。

〔課題を解決するための手段〕

本発明は、前記目的を達成するために、アクセスしよう
とする行アドレスが、前アクセス時の行アドレスと同一
であった場合に、高速モードでＤＲＡＭへのアクセスを
行い、かつ、ＤＲＡＭのリフレッシュ動作を２回以上連
続して行うことを特徴とする、ＤＲＡＭの制御方式を提
供する。

また、前記目的を達成するために、本発明は、ＤＲＡＭ
と、ＤＲＡＭをアクセスしようとする行アドレスが前ア
クセス時の行アドレスと同一か否かを判定する手段と、
行アドレスが同一であった場合にＤＲＡＭへのアクセス
を高速モードとし。

そのアクセス動作の実行を制御する手段と、に加えて、
ＤＲＡＭのリフレッシュ動作の周期を記憶する第１の記
憶手段と、連続して行うリフレッシュ動作の回数を記憶
する第２の記憶手段と、前記２つの記憶手段が記憶して
いる内容に従いリフレッシュ動作を実行する手段と、を
有する記憶装置を提供する。

また、さらに、本発明は、情報を演算し処理する中央処
理装置と、該中央処理装置が情報を、読み込み、書き込
む前記記憶装置と、を有することを特徴とするコンピュ
ータ、ワードプロセッサ、テレビゲーム器等の情報処理
装置をも提供する。

〔作用〕

本発明に係る記憶装置は、リフレッシュ動作を、第１の
記憶手段に記憶したリフレッシュの周期、第２の記憶手
段に記憶した連続回数で行う。

そのため、ＤＲＡＭに対し、リフレッシュ後に、常に通
常アクセスモード動作を行わなければならない機会が減
少し、その分、高速なページアクセスモードでアクセス
を行うことができる確率を増加できる。

なお、本明細書中においてリフレッシュ周期とは、連続
したリフレッシュ動作の周期をいい、連続したリフレッ
シュ動作のうち最初のリフレッシュ動作の開始から、次
の連続したリフレッシュ動作のうち最初のリフレッシュ
動作の開始までの期間を規定するものである。

例えば、時間ＡｍＳの間にＢ回すフレッシュ動作を行う
必要があるＤＲＡＭに対しては、Ａ　／　Ｂ　ｍＳ毎に
最低１回リフレッシュを行う必要がある。このとき、従
来は、最低Ｂ回、ＣＰＵはＤＲＡＭに対し、通常アクセ
スモードでアクセスを行なわなければならなかった。

しかし、本発明によれば、リフレッシュ周期とリフレッ
シュ周期毎に連続して行うリフレッシュ動作の回数を任
意に設定できる。たとえば、リフレッシュ周期を前記に
比べ２倍、また、１回の連続リフレッシュ動作を２回と
すると、ＣＰＵがＤＲＡＭに対し、必ず通常アクセスモ
ードでアクセスを行わなければならない回数はＢ／２と
なる。

したがって、ページアクセスモードでＤＲＡＭをアクセ
スできる回数を増加できるので、リフレッシュによるＣ
ＰＵのメモリへのアクセス効率の低下を緩和できる。

また１本記憶装置を備えたコンピュータ、ワードプロセ
ッサ、テレビゲーム器等の情報処理装置の中央処理装置
は、記憶装置とのアクセスが高速に行えるので、情報処
理能力が向上し、システムのスループットが向上する。

〔実施例〕

以下、本発明の一実施例を説明する。

第１図に、本実施例に係る記憶装置の構成を示す。

図中、１０はＣＰＵ、１１はヒツト判定回路、１２はタ
イミング制御回路、１３はアドレスセレクタ、↓４はリ
フレッシュ周期を決定するためのクロック、１６はＤＲ
ＡＭからなるメモリ、４１はカウンタ、４２は比較器、
４３はリフレッシュ起動信号発生回路、４４．４５は記
憶手段である。

ヒツト判定回路工２は、前回アクセスした行アドレスを
記憶し、次のアクセスの行アドレスが前回アクセスした
行アドレスと一致した場合には、制御信号１７をタイミ
ング制御回路１２に与える。

タイミング制御回路１２は、メモリ１６の制御、アドレ
スセレクタ１３の制御等を行う。

アドレスセレクタ１３は、ＣＰＵｌ０の出力したアドレ
スエ８からメモリ１６に与える行アドレス、列アドレス
を抽出し、切換えて出力する。

カウンタ４１は、クロック信号１９を計数する。

比較器４２は、記憶手段４４に設定されたリフレッシュ
の周期と、カウンタ４１の値を比較して、リフレッシュ
の周期でカウンタ４王をリセットする。

４３は、比較器４２の出力と、記憶手段４５に設定され
たリフレッシュ周期毎に連続して行うリフレッシュ動作
の回数の値により５リフレッシュ起動信号２０生成する
リフレッシュ起動信号発生回路である。

また、メモリ１６には、タイミング制御回路１２から制
御信号ＲＡＳ２１、ＣＡＳ２２、マルチプレクスされた
アドレス２３が入力され、データ２４をＣＰＵｌ０等に
入出力する。

以下、メモリ１６へのアクセスの動作について説明する
。

まず、ヒツト判定回路１１で記憶されている行アドレス
がクリアされているとする。

ＣＰＵｌ０が出力したアドレスを、ヒツト判定回路１１
は、前回アクセスした行アドレスと比較する。前回アク
セスした行アドレスはクリアされているため、前回の行
アドレスと今回の行アドレスは一致しない。そこで、ヒ
ツト判定回路１１は、ミスヒツトと判定し、タイミング
制御回路１２に対し、制御信号１７により、その旨通知
すると共に、今回の行アドレスを記憶する。

通知を受けたタイミング制御回路１２は、メモリ１６を
高速なページアクセスモードでなく通常アクセスモード
でアクセスを行う。

その動作は、前記従来の動作と同じであるので、省略す
る。

次に、リフレッシュ時の動作について、説明する。

ＣＰＵＬＯは、記憶手段４４にリフレッシュの周期をあ
らかじめ設定する。また、記憶手段４５には、リフレッ
シュ周期毎に連続して行うリフレッシュ動作の回数をあ
らかじめ設定する。

カウンタ４１は、クロック１４のクロック信号１９を計
数するもので、比較器４２の出力により初期化される。

いま、カウンタ４１が初期化されているものとする。カ
ウンタ４１はクロック信号１９を計数し、その計数結果
を、比較器４２に出力する。比較器４２は、記憶手段４
４の設定値と前記計数結果を比較し、−ｍしている場合
にはリフレッシュ起動信号発生回路４３に、メモリ１６
のリフレッシュ動作の開始を指示すると共に、カウンタ
４工を初期化する。

指示を受けたリフレッシュ起動信号発生回路４３は、記
憶手段４５を参照し、タイミング制御回路１２に対し、
リフレッシュ起動信号ＲＥＦ２０を、記憶手段４５の設
定値分連続して出力する。

リフレッシュ起動信号ＲＥＦ２０を受けたタイミング制
御回路１２は、入力したリフレッシュ起動信号ＲＥＦ２
０に従い、メモリに対し連続して、リフレッシュ動作を
行う。

また、この時、リフレッシュ起動信号ＲＥＦ２０により
、ヒツト判定回路１１に記憶している行アドレスもクリ
アされる。

ここで、リフレッシュ動作とアクセス動作の関係を説明
する。

第５図にリフレッシュ動作とアクセス動作のタイミング
を示す。

図中のＲｆ５１はメモリリフレッシュ動作を示し、ＭＡ
５２はＣＰＵ１０のメモリ１６へのアクセスを示す。

説明を簡単にするために、Ｒｆ５１とＭＡ５２の時間は
同じとし、Ｒｆ５１またはＭＡ５２の１回のアクセス時
間を１周期と呼ぶことにする。また、Ａ５３は記憶手段
４４の設定値、Ｂ５４は記、憶手段４５の設定値である
。図中■のＡ＝２゜Ｂ＝１は、２周期毎に１回すフレッ
シュ動作を行う場合で、Ｒｆ５１とＭＡ５２が交互に行
われる。

図中■のＡ＝６、Ｂ＝２は、６周期毎に２回すフレッシ
ュ動作を連続して行う場合で、連続して２回Ｒｆ５↓を
行い、その後４回連続してＭＡ５２を行い、再び２回Ｒ
ｆ５１を行う、■のＡ＝１０、Ｂ＝２は１０周期毎に３
回すフレッシュ動作を連続して行う場合で、連続して３
回Ｒｆ５１を行い、その後６回連続してＭＡ５２を行い
、再び３回Ｒｆ５１を行う。

以上説明したように、記憶手段４４．４５に望む値を設
定することにより、リフレッシュ周期と周期毎に連続し
て行うリフレッシュ動作の回数を任意に変えることがで
きる。

なお、ＤＲＡＭは、一定周期内でリフレッシュされなけ
ればならないが、通常−度のリフレッシュ動作で１行ご
とにリフレッシュしていくため、本実施例のようにリフ
レッシュ動作周期が一定でなくても支障無く、個別の行
に対応するリフレッシュ動作が一定周期内で行われさえ
すればよい。

以下、リフレッシュ動作とアクセスモードとの関係を説
明する。

第６図は、リフレッシュ動作とアクセスモードとの関係
を示し、たものである。

図中、ＰＯ２３は高速なページアクセスモードのアクセ
ス、Ｒｆ６１はリフレッシュ動作、ＲＣ６２は通常アク
セスモードでのアクセスを示す。

図中（１）はリフレッシュ周期毎に１回りフレッシュ動
作Ｒｆ６１を行う従来の動作である場合で、（２）はリ
フレッシュ周期毎に２回連続してリフレッシュ動作を行
う例で、本実施例の記憶手段４５の設定値を２とした動
作である場合である。

（１）の場合、Ｒｆ６１が行なわれると、前のサイクル
がＰＣ６３でも次のサイクルは、前記したように必ずＲ
Ｃ６２となる。ＲＣ６２の次のサイクルがヒツトであれ
ば、ＰＣと６３なる。ヒツトが連続すれば、ＰＣ６３が
続く。ところが、再びＲｆ６１が行われると、ヒツトか
否かにかかわらずに、次のサイクルが、また必ずＲＣ６
２となる。

（２）の場合もＲｆ６１の次のサイクルが、ヒツトか否
かにかかわらず、必ずＲｃ６２となるのは同じであるが
、Ｒｆ６１を連続して行うため、図示するように、ヒツ
トが連続すれば、ＣＰＵのメモリアクセスは、（１）の
場合の８に対して、（２）の場合９回行うことができる
。

なお、本実施例においては、記憶手段４４．４５は、Ｃ
ＰＵより設定可能としたが、記憶装置に合わせて、固定
値を記憶するものとしてもよい。

また、コンピュータ、ワードプロセッサ、テレビゲーム
器等の情報処理装置の記憶装置を本実施例の記憶装置と
すると、前記したように、該情報処理装置の中央処理装
置と記憶装置とのアクセスが高速モードで行われる確率
が増加する。

〔発明の効果〕

以上のように、本発明に係るＤＲＡＭ制御方式および記
憶装置によればリフレッシュ動作を連続して行える。し
たがって、リフレッシュ動作後の、必ず通常モードでア
クセスしなければならない機会を減少でき、その分高速
モードでアクセスできる確率を増加できるので、ＣＰＵ
のメモリへのアクセス効率を向上できる。

また、本発明に係る情報処理装置によれば、該処理装置
の中央処理装置と記憶装置とのアクセスが、高速モード
で行われる確率は従来よりも増加するので、記憶装置へ
のアクセス効率を向上した情報処理装置を提供すること
ができる。

【図面の簡単な説明】

第１図は本発明に係る記憶装置の一実施例の構成を示す
ブロック図、第２図は従来の記憶装置の構成を示すブロ
ック図、第３図は従来の動作を示すタイミングチャート
、第４図はリフレッシュ動作示すタイミングチャート、
第５図は本発明の一実施例のリフレッシュ動作とアクセ
ス動作の関係を示す説明図、第６図は本発明の一実施例
のリフレッシュ動作とアクセスモードの関係を示す説明
図である。１０・・・ＣＰＵ、１１・・・ヒツト判定回路、１２・・・タイミング制御回路、１３・・・アドレスセレクタ、１４・・・クロック、１５・・・カウンタ、１６・・・メモリ、４１・・・カウンタ、４２・・・比較器、４３・・・リフレッシュ起動信号発生回路、４４゜４５・・・記憶手段。第４喝（１）ＲＡＳ　　／ｌシリＪ７ｕ−フシ１サイクｊしく２）ＣＡＳ

Claims

【特許請求の範囲】１、ＤＲＡＭをアクセスしようとする行アドレスが、前
アクセス時の行アドレスと同一である場合には、高速モ
ードでＤＲＡＭへのアクセスを行うＤＲＡＭの制御方式
であって、ＤＲＡＭのリフレッシュ動作を、２回以上連続して行う
ことを特徴とするＤＲＡＭの制御方式。２、ＤＲＡＭと、ＤＲＡＭをアクセスしようとする行ア
ドレスが前アクセス時の行アドレスと同一か否かを判定
する手段と、行アドレスが同一であった場合にＤＲＡＭ
へのアクセスを高速モードとし、そのアクセス動作の実
行を制御する手段と、を有する記憶装置であって、ＤＲＡＭのリフレッシュ動作の周期を記憶する第１の記
憶手段と、連続して行うリフレッシュ動作の回数を記憶
する第２の記憶手段と、前記２つの記憶手段が記憶して
いる内容に従いリフレッシュ動作を実行する手段と、を
有することを特徴とする記憶装置。３、情報を演算し処理する中央処理装置と、該中央処理
装置が情報を読み込み、または、書き込む請求項２記載
の記憶装置と、を有することを特徴とする情報処理装置
。