JPH034532A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH034532A JPH034532A JP14003089A JP14003089A JPH034532A JP H034532 A JPH034532 A JP H034532A JP 14003089 A JP14003089 A JP 14003089A JP 14003089 A JP14003089 A JP 14003089A JP H034532 A JPH034532 A JP H034532A
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- wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は化合物半導体を基板とするＭＯ８型電界効果ト
ランジスタ（以下ＭＯ８ＦＥＴと記す）の製造方法に関
し、特にＩｎＰ単結晶およびその三元、四元混晶の基板
上にＭＯＳＦＥＴを形成する場合に利用して最も効果の
ある技術に関する。
ランジスタ（以下ＭＯ８ＦＥＴと記す）の製造方法に関
し、特にＩｎＰ単結晶およびその三元、四元混晶の基板
上にＭＯＳＦＥＴを形成する場合に利用して最も効果の
ある技術に関する。
［従来の技術］
ＧａＡｓ、ＩｎＰなどの化合物半導体は電子の移動度が
Ｓｉよりも高く、また耐放射線性、耐熱性などに優れ、
Ｓｉに代わる高周波、高速の電子デバイスとしてその将
来性が見込まれ、数多くの研究がなされてきたが、界面
準位密度の小さな安定な酸化膜が得られな′いためＭＯ
ＳＦＥＴはまだ実用化されるに至っていない。そこで、
ＧａＡｓにおいては、ショットキー電極を用いたＭＥＳ
ＦＥＴが実用化され、ディスクリートの高周波ＦＥＴや
、小規模のディジタルＩＣが実用化されている。しかし
、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔはショット
キー障壁電位が小さいために、論理振幅が大きくとれず
、大規模のディジタルＩＣを高歩留りで製造することが
できないという欠点を有している。
Ｓｉよりも高く、また耐放射線性、耐熱性などに優れ、
Ｓｉに代わる高周波、高速の電子デバイスとしてその将
来性が見込まれ、数多くの研究がなされてきたが、界面
準位密度の小さな安定な酸化膜が得られな′いためＭＯ
ＳＦＥＴはまだ実用化されるに至っていない。そこで、
ＧａＡｓにおいては、ショットキー電極を用いたＭＥＳ
ＦＥＴが実用化され、ディスクリートの高周波ＦＥＴや
、小規模のディジタルＩＣが実用化されている。しかし
、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔはショット
キー障壁電位が小さいために、論理振幅が大きくとれず
、大規模のディジタルＩＣを高歩留りで製造することが
できないという欠点を有している。
一方、ＧａＡｓに比べて更に論理振幅が小さいＭＥＳＦ
ＥＴしかできないＩｎＰについては、熱酸化法、陽極酸
化法、プラズマ酸化法などによりＭＯＳＦＥＴを作る努
力がされてきたが、いずれも酸化膜の組成が不均一とな
り、絶縁性が悪く、良好なＭＯＳＦＥＴが実現できず実
用化されるには至っていない。このようなＭＯＳＦＥＴ
に代わる方法として、Ｓｉ○、、ＳｉＮｘ、Ａｎ、○、
。
ＥＴしかできないＩｎＰについては、熱酸化法、陽極酸
化法、プラズマ酸化法などによりＭＯＳＦＥＴを作る努
力がされてきたが、いずれも酸化膜の組成が不均一とな
り、絶縁性が悪く、良好なＭＯＳＦＥＴが実現できず実
用化されるには至っていない。このようなＭＯＳＦＥＴ
に代わる方法として、Ｓｉ○、、ＳｉＮｘ、Ａｎ、○、
。
ＰＮのような絶縁膜をＣＶＤ法、プラズマＣＶＤ法、光
励起ＣＶＤ法、スパッタ法、蒸着法、スピンオン法など
により低温堆積させるＭＩＳＦＥＴの研究が数多くなさ
れてきた。
励起ＣＶＤ法、スパッタ法、蒸着法、スピンオン法など
により低温堆積させるＭＩＳＦＥＴの研究が数多くなさ
れてきた。
［発明が解決しようとする課題］
しかしながら、上記方法により製造されたＭＩＳＦＥＴ
はいずれもドレイン電流がドリフトするという電子デバ
イスとしては致命的な欠点を有しており、実用化される
には至っていない。
はいずれもドレイン電流がドリフトするという電子デバ
イスとしては致命的な欠点を有しており、実用化される
には至っていない。
ところでさきに述べたように、化合物半導体においては
ＭＯＳＦＥＴが実用化されていないが、その原因は酸化
膜の組成が不均一となることである。
ＭＯＳＦＥＴが実用化されていないが、その原因は酸化
膜の組成が不均一となることである。
例えばＩｎＰの場合、酸素中で熱酸化させると当初はＩ
ｎＰＯ，が２０人はど成長するが、その後は、ＩｎＰＯ
，膜の外側にＩｎ２Ｏ３膜が、またＩｎＰとＩｎＰＯ４
の界面にはＰが析出することが知られている。このよう
な現象は陽極酸化や、プラズマ酸化などのいずれの方法
であっても起こり、均一で良質な酸化膜が得られない原
因となっている。
ｎＰＯ，が２０人はど成長するが、その後は、ＩｎＰＯ
，膜の外側にＩｎ２Ｏ３膜が、またＩｎＰとＩｎＰＯ４
の界面にはＰが析出することが知られている。このよう
な現象は陽極酸化や、プラズマ酸化などのいずれの方法
であっても起こり、均一で良質な酸化膜が得られない原
因となっている。
このように、熱酸化によっては良質な絶縁膜ができにく
いために、先に述べたような種々の低温堆積法が研究さ
れているわけであるが、堆積法では化合物半導体基板の
表面上に別の系の物質を堆積させるために、絶縁膜と化
合物半導体基板の界面で格子不整合が起こる他、表面の
欠陥、汚れなどにより、界面には多くの界面準位が形成
され易く、これによってドレイン電流がドリフトを起こ
すという問題点がある。
いために、先に述べたような種々の低温堆積法が研究さ
れているわけであるが、堆積法では化合物半導体基板の
表面上に別の系の物質を堆積させるために、絶縁膜と化
合物半導体基板の界面で格子不整合が起こる他、表面の
欠陥、汚れなどにより、界面には多くの界面準位が形成
され易く、これによってドレイン電流がドリフトを起こ
すという問題点がある。
この発明の目的は、ＩｎＰ系の化合物半導体基板におい
て界面準位密度が小さく安定かつ特性の均一な酸化膜を
有するＭＯＳＦＥＴを形成する技術を提供することにあ
る。
て界面準位密度が小さく安定かつ特性の均一な酸化膜を
有するＭＯＳＦＥＴを形成する技術を提供することにあ
る。
［課題を解決するための手段］
Ｓｉ基板上のＭＯＳＦＥＴにおいては、ＳｉＯ２の酸化
膜を形成する際、Ｓｉ／５ｉｎ２界面はもともとのＳｉ
基板の表面ではなく、酸化に伴って酸素が酸化膜中を拡
散して基板のＳｉと反応するために、界面はもとの結晶
の内部に形成されるようになる。このため、Ｓｉ基板で
は基板表面の欠陥などに影響されない低界面準位密度が
実現できそれゆえにＭＯＳＦＥＴが実用化されている。
膜を形成する際、Ｓｉ／５ｉｎ２界面はもともとのＳｉ
基板の表面ではなく、酸化に伴って酸素が酸化膜中を拡
散して基板のＳｉと反応するために、界面はもとの結晶
の内部に形成されるようになる。このため、Ｓｉ基板で
は基板表面の欠陥などに影響されない低界面準位密度が
実現できそれゆえにＭＯＳＦＥＴが実用化されている。
以上の点を総合的に検討すると、化合物半導体のＦＥＴ
を実現するためには、熱酸化膜を絶縁膜とするＭＯＳＦ
ＥＴが最も良い方法と考えられる。
を実現するためには、熱酸化膜を絶縁膜とするＭＯＳＦ
ＥＴが最も良い方法と考えられる。
ところで、熱酸化膜を用いたＩｎＰのＭＯＳデバイスに
関しては酸素中での熱酸化の他、高圧酸素中での熱酸化
、ｐ２ｏ、蒸気中での熱酸化、ＨＮＯ３溶液中での酸化
、Ｐ２Ｏ５を蒸着させた後、これを加熱して酸化させる
方法など、従来いくつかの方法が検討されてきたがいず
れも不十分なものであり、ＭＯＳＦＥＴは実用化される
に至っていない。その原因としては、結晶表面の酸化膜
の組成が不均一となり、一部で絶縁性の悪い酸化物が形
成されているとの結論に達した。
関しては酸素中での熱酸化の他、高圧酸素中での熱酸化
、ｐ２ｏ、蒸気中での熱酸化、ＨＮＯ３溶液中での酸化
、Ｐ２Ｏ５を蒸着させた後、これを加熱して酸化させる
方法など、従来いくつかの方法が検討されてきたがいず
れも不十分なものであり、ＭＯＳＦＥＴは実用化される
に至っていない。その原因としては、結晶表面の酸化膜
の組成が不均一となり、一部で絶縁性の悪い酸化物が形
成されているとの結論に達した。
そこで本発明は、石英アンプル中に化合物半導体の構成
元素のうち蒸気圧の高い方の元素及びその酸化物を上記
化合物半導体基板とともに真空封入した後、熱酸化させ
る。また、上記化合物半導体の構成元素のうち蒸気圧の
低い元素またはその酸化物もしくは蒸気圧の低い元素と
その酸化物の両方を同時にアンプル中に封じて熱酸化さ
せる。
元素のうち蒸気圧の高い方の元素及びその酸化物を上記
化合物半導体基板とともに真空封入した後、熱酸化させ
る。また、上記化合物半導体の構成元素のうち蒸気圧の
低い元素またはその酸化物もしくは蒸気圧の低い元素と
その酸化物の両方を同時にアンプル中に封じて熱酸化さ
せる。
［作用］
上記した手段によれば、例えばＩｎＰの場合、アンプル
に予めＰを入れるために、酸化膜形成中に膜及び基板自
体がＰ不足になることがなく、酸化膜もＰ４Ｏ１゜−Ｉ
ｎＯの熱平衡系で形成されるため、均一な膜が得られる
。また、酸化膜成長に伴いもとの基板表面が酸化膜中に
取り込まれ、界面準位密度の小さな酸化膜が得られる。
に予めＰを入れるために、酸化膜形成中に膜及び基板自
体がＰ不足になることがなく、酸化膜もＰ４Ｏ１゜−Ｉ
ｎＯの熱平衡系で形成されるため、均一な膜が得られる
。また、酸化膜成長に伴いもとの基板表面が酸化膜中に
取り込まれ、界面準位密度の小さな酸化膜が得られる。
［実施例］
直径２インチのアンドープｎ型のＩｎＰ単結晶をＬＥＣ
法で育成し、引上げ軸と直交する方向に切断し、切り出
されたウェーハを有機洗浄後、ブロームメタノールでエ
ツチングし、その後、酸化直前にＨＦで洗浄した。使用
したウェーハのキャリア濃度は（４〜６）ＸＩＯ”ロー
３である。
法で育成し、引上げ軸と直交する方向に切断し、切り出
されたウェーハを有機洗浄後、ブロームメタノールでエ
ツチングし、その後、酸化直前にＨＦで洗浄した。使用
したウェーハのキャリア濃度は（４〜６）ＸＩＯ”ロー
３である。
次に、石英アンプル中にＰおよびＰ２Ｏ，（いずれも固
体）とＩｎＰウェーハ（ノンドープ）を入れ、真空にし
た後、アンプルを封止した。Ｐの量としては、加熱時の
平衡蒸気圧となる量を、またＰ ｚ Ｏｓ （固体）は
、Ｐ４０□。（ガス）トシテ０．１〜Ｑ、５ａｔｍとな
る量を決定し、封入した。
体）とＩｎＰウェーハ（ノンドープ）を入れ、真空にし
た後、アンプルを封止した。Ｐの量としては、加熱時の
平衡蒸気圧となる量を、またＰ ｚ Ｏｓ （固体）は
、Ｐ４０□。（ガス）トシテ０．１〜Ｑ、５ａｔｍとな
る量を決定し、封入した。
ウェーハを入れたこの石英アンプルは、４５０℃〜７０
０℃で５〜２０時間加熱し、酸化膜をウェーハ上に形成
した。
０℃で５〜２０時間加熱し、酸化膜をウェーハ上に形成
した。
酸化膜が形成された一方の面にレジストを塗付し、オー
ミック電極を形成させるため他方の面の酸化膜をラッピ
ングとブロム系のエッチャントで除去した後、Ａｕ
Ｇｅ層を蒸着した。次に、上記レジストを除去した後、
Ｎ２ガス中で３５０℃で５分間アニールし、Ａｕ−Ｇｅ
のオーミック電極を形成し、さらに酸化膜が残っている
面にマスクを用いて直径０．３ｍ＋Ｉｌ、間隔１ｆｆｌ
ＩＩＩでＡｎ電極層を蒸着し、ＭＯＳキャパシタを作成
した第１図に、作成したＭＯＳキャパシタについて測定
したＣ−Ｖ特性を示す。
ミック電極を形成させるため他方の面の酸化膜をラッピ
ングとブロム系のエッチャントで除去した後、Ａｕ
Ｇｅ層を蒸着した。次に、上記レジストを除去した後、
Ｎ２ガス中で３５０℃で５分間アニールし、Ａｕ−Ｇｅ
のオーミック電極を形成し、さらに酸化膜が残っている
面にマスクを用いて直径０．３ｍ＋Ｉｌ、間隔１ｆｆｌ
ＩＩＩでＡｎ電極層を蒸着し、ＭＯＳキャパシタを作成
した第１図に、作成したＭＯＳキャパシタについて測定
したＣ−Ｖ特性を示す。
従来法によると、Ｃ−■特性の電圧軸方向のシフト量が
２ｖ以上あったものが本実施例では第１図から明らかな
ように、ヒステリシスの電圧軸方向のシフト量が０．２
５Ｖ以下の優れた絶縁膜が形成できた。このことは、本
発明で示している方法が、ＩｎＰ半導体を基板とするＭ
ＯＳＦＥＴのドレイン電流ドリフト現象の低減に極めて
有力なことを示している。また、ターマン法で測定した
界面準位密度は１０”ａｍ−” ６ Ｖ−１以下であり
、本発明により、界面準位密度の少ない良質の絶縁膜が
できた。
２ｖ以上あったものが本実施例では第１図から明らかな
ように、ヒステリシスの電圧軸方向のシフト量が０．２
５Ｖ以下の優れた絶縁膜が形成できた。このことは、本
発明で示している方法が、ＩｎＰ半導体を基板とするＭ
ＯＳＦＥＴのドレイン電流ドリフト現象の低減に極めて
有力なことを示している。また、ターマン法で測定した
界面準位密度は１０”ａｍ−” ６ Ｖ−１以下であり
、本発明により、界面準位密度の少ない良質の絶縁膜が
できた。
また１石英アンプル中に所定量のＰおよびＰ２Ｏ、とと
もにＩｎおよびＩ ｎ、Ｏ，（いずれも固体）を一定量
入れて上記実施例と同様に、ウェーハを酸化させた場合
にあっても、良好なＣ−■特性が得られ、ターマン法で
測定した界面準位密度は、上記実施例の場合に比べてさ
らに低減できた。
もにＩｎおよびＩ ｎ、Ｏ，（いずれも固体）を一定量
入れて上記実施例と同様に、ウェーハを酸化させた場合
にあっても、良好なＣ−■特性が得られ、ターマン法で
測定した界面準位密度は、上記実施例の場合に比べてさ
らに低減できた。
なお、上記実施例ではＩｎＰ単結晶基板上にＭＯＳＦＥ
Ｔを形成した場合についても説明したが、ＩｎおよびＰ
を含む三元、四元混晶基板上にＭＯＳＦＥＴを形成する
場合に適用することができ、同様の効果が得られる。
Ｔを形成した場合についても説明したが、ＩｎおよびＰ
を含む三元、四元混晶基板上にＭＯＳＦＥＴを形成する
場合に適用することができ、同様の効果が得られる。
［発明の効果コ
以上説明したようにこの発明は、化合物半導体基板とと
もに、この化合物半導体基板の構成元素のうち蒸気圧の
高い元素およびその酸化物を石英アンプル中に入れて真
空としてから酸素ガスを導入したのちアンプルを封じ、
このアンプルを加熱して半導体基板表面上に熱酸化膜を
形成し、しかる後その酸化膜上に電極金属層を形成する
ようにしたので、例えばＩｎＰにおいては酸化膜の成長
に伴って膜表面でＩｎリッチになりやすいが、チャージ
したＰを取り込み、膜全体にリンネ足になることかなく
なって、均一な酸化膜が成長し、かつ成長に伴ってもと
の基板表面が酸化膜中に取り込まれ、界面準位密度の小
さな酸化膜が得られる。
もに、この化合物半導体基板の構成元素のうち蒸気圧の
高い元素およびその酸化物を石英アンプル中に入れて真
空としてから酸素ガスを導入したのちアンプルを封じ、
このアンプルを加熱して半導体基板表面上に熱酸化膜を
形成し、しかる後その酸化膜上に電極金属層を形成する
ようにしたので、例えばＩｎＰにおいては酸化膜の成長
に伴って膜表面でＩｎリッチになりやすいが、チャージ
したＰを取り込み、膜全体にリンネ足になることかなく
なって、均一な酸化膜が成長し、かつ成長に伴ってもと
の基板表面が酸化膜中に取り込まれ、界面準位密度の小
さな酸化膜が得られる。
その結果、この酸化膜を有するＭＯＳデバイスの電極一
基板間のＣ−■特性のヒステリシスが小さくなり、ドレ
イン電流のドリフトの小さなＭＯＳＦＥＴを実用化でき
るようになるという効果がある。
基板間のＣ−■特性のヒステリシスが小さくなり、ドレ
イン電流のドリフトの小さなＭＯＳＦＥＴを実用化でき
るようになるという効果がある。
また、ＩｎまたはＩ ｎ、Ｏ，もしくはＩｎとＩｎ２Ｏ
□の両方をさらにアンプル中に入れることで、それらを
入れない場合よりも酸化膜を安定に形成し、しかも界面
準位密度を小さくすることができる。
□の両方をさらにアンプル中に入れることで、それらを
入れない場合よりも酸化膜を安定に形成し、しかも界面
準位密度を小さくすることができる。
第１図は本発明の第１の実施例を適用して得られたＭＯ
Ｓキャパシタの容量−電圧特性を示すグラフである。 手続補正書 （自発） 第 ズ 平成 ２年 ４月２０日 ＡＴＥ ＶＯＬＴＡＧＥ（Ｖ） ２゜ 発明の名称 化合物半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 名称 日本鉱業株式会社 ４、代理人 住 所 〒１６２ 東京都新宿区市谷本村町３番２０号 新盛堂ビル別館５階電話０３（２６９）２６１１５、補
正の対象 （１）明細書の「発明の詳細な説明」の欄６、補正の内
容 （１）明細書第６頁第１７行目に、「Ｐ４０□。−Ｉｎ
ｏ」とあルノを、’Ｐ ４０ｓｏ Ｉ ｎｚｏｉＪと
補正する。 （２）明細書第８頁第２行目に、「５分間」とあるのを
、「１０分間」と補正する。 （３）明細書第９頁第６行目に、「形成した場合につい
ても説明Ｊとあるのを、「形成する場合について説明」
と補正する。
Ｓキャパシタの容量−電圧特性を示すグラフである。 手続補正書 （自発） 第 ズ 平成 ２年 ４月２０日 ＡＴＥ ＶＯＬＴＡＧＥ（Ｖ） ２゜ 発明の名称 化合物半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 名称 日本鉱業株式会社 ４、代理人 住 所 〒１６２ 東京都新宿区市谷本村町３番２０号 新盛堂ビル別館５階電話０３（２６９）２６１１５、補
正の対象 （１）明細書の「発明の詳細な説明」の欄６、補正の内
容 （１）明細書第６頁第１７行目に、「Ｐ４０□。−Ｉｎ
ｏ」とあルノを、’Ｐ ４０ｓｏ Ｉ ｎｚｏｉＪと
補正する。 （２）明細書第８頁第２行目に、「５分間」とあるのを
、「１０分間」と補正する。 （３）明細書第９頁第６行目に、「形成した場合につい
ても説明Ｊとあるのを、「形成する場合について説明」
と補正する。
Claims (2)
- （１）化合物半導体基板上に酸化膜を有する化合物半導
体装置を製造するにあたり、化合物半導体の構成元素の
うち蒸気圧の高い元素及びその酸化物を所定量予め上記
化合物半導体基板とともに石英アンプル中に入れて真空
にしてからアンプルを封じ、このアンプルを加熱して上
記化合物半導体基板上に上記酸化膜を形成するようにし
たことを特徴とする化合物半導体装置の製造方法。 - （２）請求項１記載の化合物半導体装置の製造方法にお
いて、化合物半導体の構成元素のうち蒸気圧の高い元素
及びその酸化物とともに蒸気圧の低い構成元素またはそ
の酸化物もしくは蒸気圧の低い元素とその酸化物の両方
を上記石英アンプル中に所定量入れておくようにしたこ
とを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14003089A JPH034532A (ja) | 1989-05-31 | 1989-05-31 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14003089A JPH034532A (ja) | 1989-05-31 | 1989-05-31 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034532A true JPH034532A (ja) | 1991-01-10 |
Family
ID=15259325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14003089A Pending JPH034532A (ja) | 1989-05-31 | 1989-05-31 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100407461C (zh) * | 2005-11-28 | 2008-07-30 | 晶元光电股份有限公司 | 高发光效率的发光元件的制造方法 |
-
1989
- 1989-05-31 JP JP14003089A patent/JPH034532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100407461C (zh) * | 2005-11-28 | 2008-07-30 | 晶元光电股份有限公司 | 高发光效率的发光元件的制造方法 |
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