JPH0364073A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH0364073A JPH0364073A JP19919989A JP19919989A JPH0364073A JP H0364073 A JPH0364073 A JP H0364073A JP 19919989 A JP19919989 A JP 19919989A JP 19919989 A JP19919989 A JP 19919989A JP H0364073 A JPH0364073 A JP H0364073A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は化合物半導体を基体とするＭＯ３型電界効果ト
ランジスタ（以下ＭＯＳＦＥＴと記す）の製造方法に関
し、特にＩｎＰ単結晶およびその三元、四元混晶の基板
上にＭＯＳＦＥＴを形成する場合に利用して最も効果の
ある技術に関する。
ランジスタ（以下ＭＯＳＦＥＴと記す）の製造方法に関
し、特にＩｎＰ単結晶およびその三元、四元混晶の基板
上にＭＯＳＦＥＴを形成する場合に利用して最も効果の
ある技術に関する。
［従来の技術］
ＧａＡｓ、Ｉ ｎＰなどの化合物半導体は電子の移動度
がＳｉよりも高く、また耐放射線性、耐熱性などに優れ
、Ｓｉに代わる高周波、高速の電子デバイスとしてその
将来性が見込まれ、数多くの研究がなされてきたが、界
面準位密度の小さな安定な酸化膜が得られないためＭＯ
ＳＦＥＴはまだ実用化されるに至っていない、そこで、
ＧａＡｓにおいては、ショットキー電極を用いたＭＥＳ
ＦＥＴが実用化され、ディスクリートの高周波ＦＥＴや
、小規模のディジタルＩＣが実用化されている。しかし
、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔはショット
キー障壁電位が小さいために、論理振幅が大きくとれず
、大規模のディジタルＩＣを高歩留りで製造することが
できないという欠点を有している。
がＳｉよりも高く、また耐放射線性、耐熱性などに優れ
、Ｓｉに代わる高周波、高速の電子デバイスとしてその
将来性が見込まれ、数多くの研究がなされてきたが、界
面準位密度の小さな安定な酸化膜が得られないためＭＯ
ＳＦＥＴはまだ実用化されるに至っていない、そこで、
ＧａＡｓにおいては、ショットキー電極を用いたＭＥＳ
ＦＥＴが実用化され、ディスクリートの高周波ＦＥＴや
、小規模のディジタルＩＣが実用化されている。しかし
、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔはショット
キー障壁電位が小さいために、論理振幅が大きくとれず
、大規模のディジタルＩＣを高歩留りで製造することが
できないという欠点を有している。
一方−ＧａＡｓに比べて更に論理振幅が小さいＭＥＳＦ
ＥＴｕかできないＩｎＰについては、熱酸化法、陽極酸
化法、プラズマ酸化法などによりＭＯＳＦＥＴを作る努
力がされてきたが、いずれも酸化膜の組成が不均一とな
り、絶縁性が悪く、良好なＭＯＳＦＥＴが実現できず実
用化されるには至っていない、このようなＭＯＳＦＥＴ
に代わる方法として、Ｓ Ｉ Ｏｚ ｔ Ｓ Ｉ Ｎ
Ｘ ｐ Ａ Ｑ ２０ ｓ 。
ＥＴｕかできないＩｎＰについては、熱酸化法、陽極酸
化法、プラズマ酸化法などによりＭＯＳＦＥＴを作る努
力がされてきたが、いずれも酸化膜の組成が不均一とな
り、絶縁性が悪く、良好なＭＯＳＦＥＴが実現できず実
用化されるには至っていない、このようなＭＯＳＦＥＴ
に代わる方法として、Ｓ Ｉ Ｏｚ ｔ Ｓ Ｉ Ｎ
Ｘ ｐ Ａ Ｑ ２０ ｓ 。
ＰＮのような絶縁膜をＣＶＤ法、プラズマＣＶＤ法、光
励起ＣＶＤ法、スパッタ法、蒸着法、スピンオン法など
により低温堆積させるＭＩＳＦＥＴの研究が数多くなさ
れてきた。
励起ＣＶＤ法、スパッタ法、蒸着法、スピンオン法など
により低温堆積させるＭＩＳＦＥＴの研究が数多くなさ
れてきた。
［発明が解決しようとする課題］
しかしながら、上記方法により製造されたＭＩＳＦＥＴ
はいずれもドレイン電流がドリフトするという電子デバ
イスとしては致命的な欠点を有しており、実用化される
には至っていない。
はいずれもドレイン電流がドリフトするという電子デバ
イスとしては致命的な欠点を有しており、実用化される
には至っていない。
ところでさきに述べたように、化合物半導体においては
ＭＯＳＦＥＴが実用化されていないが、その原因は酸化
膜の組成が不均一となることである。例えばＩｎＰの場
合、酸素中で熱酸化させると当初はＩｎＰＯ４が２０λ
はど成長するが、その後は、ＩｎＰＯ，膜の外側にＩｎ
２Ｏ，膜が、またＩｎＰとＴｎＰＯ４の界面にはＰが析
出することが知られている。このような現象は陽極酸化
や。
ＭＯＳＦＥＴが実用化されていないが、その原因は酸化
膜の組成が不均一となることである。例えばＩｎＰの場
合、酸素中で熱酸化させると当初はＩｎＰＯ４が２０λ
はど成長するが、その後は、ＩｎＰＯ，膜の外側にＩｎ
２Ｏ，膜が、またＩｎＰとＴｎＰＯ４の界面にはＰが析
出することが知られている。このような現象は陽極酸化
や。
プラズマ酸化などのいずれの方法であっても起こり、均
一で良質な酸化膜が得られない原因となっている。
一で良質な酸化膜が得られない原因となっている。
このように、熱酸化によっては良質な絶縁膜ができにく
いために、先に述べたような種々の低温堆積法が研究さ
れているわけであるが、堆積法では化合物半導体基板の
表面上に別の系の物質を堆積させるために、絶縁膜と化
合物半導体基板の界面で格子不整合が起こる他、表面の
欠陥、汚れなどにより、界面には多くの界面準位が形成
されやすく、これによってドレイン電流がドリフトを起
こすという問題点がある。
いために、先に述べたような種々の低温堆積法が研究さ
れているわけであるが、堆積法では化合物半導体基板の
表面上に別の系の物質を堆積させるために、絶縁膜と化
合物半導体基板の界面で格子不整合が起こる他、表面の
欠陥、汚れなどにより、界面には多くの界面準位が形成
されやすく、これによってドレイン電流がドリフトを起
こすという問題点がある。
そこで、本発明者らは、先に、良質な熱酸化膜ができ、
ドレイン電流のドリフトがないＭＯＳＦＥＴの形成法に
ついて開発し提案した（特願平１−６１６０３号、特願
平１−６１６０４号、特願平１−６１６０５号）。
ドレイン電流のドリフトがないＭＯＳＦＥＴの形成法に
ついて開発し提案した（特願平１−６１６０３号、特願
平１−６１６０４号、特願平１−６１６０５号）。
しかし、これらのＭＯＳＦＥＴでは例えば基板がＩｎＰ
の場合にあっては、ＩｎＰ中の電子の飽和速度によって
物理的にＭＯＳＦＥＴの高速動作性が決まっていた。勿
論、ＳｉのＭＯＳＦＥＴよりははるかに高速動作が可能
ではあるものの、ＡＱ Ｇ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ系のような２次元電子チャネルを用いたＨＥＭＴ
のような高速動作は望めない。
の場合にあっては、ＩｎＰ中の電子の飽和速度によって
物理的にＭＯＳＦＥＴの高速動作性が決まっていた。勿
論、ＳｉのＭＯＳＦＥＴよりははるかに高速動作が可能
ではあるものの、ＡＱ Ｇ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ系のような２次元電子チャネルを用いたＨＥＭＴ
のような高速動作は望めない。
ただし、Ａ Ｑ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ
系のＨＥＭＴは、Ａｌ２ＧａＡｓ／ＧａＡｓ層をＧ ａ
Ａ ｓ基板上に形成させる際に、ＭＢＥ法やＭＯＣＶ
Ｄ法などの気相エピタキシャル法を用いて形成させねば
ならず、また、基本的にはＭＥＳＦＥＴ構造を用いるた
め、論理ＩＣを作る場合には、論理振幅が大きくとれな
いとともに、高価な設備を用いてエピタキシャル層を成
長するためコスト高になるという欠点を有している。
系のＨＥＭＴは、Ａｌ２ＧａＡｓ／ＧａＡｓ層をＧ ａ
Ａ ｓ基板上に形成させる際に、ＭＢＥ法やＭＯＣＶ
Ｄ法などの気相エピタキシャル法を用いて形成させねば
ならず、また、基本的にはＭＥＳＦＥＴ構造を用いるた
め、論理ＩＣを作る場合には、論理振幅が大きくとれな
いとともに、高価な設備を用いてエピタキシャル層を成
長するためコスト高になるという欠点を有している。
本発明の目的は、化合物半導体のＭＯＳＦＥＴ構造にお
いて、従来に比べてより高速動作が可能な新しい電子デ
バイスとその製造方法を提供することにある。
いて、従来に比べてより高速動作が可能な新しい電子デ
バイスとその製造方法を提供することにある。
［問題点を解決するための手段］
ＭＯＳＦＥＴにおいては、ゲート電極へ電位をかけるこ
とによって化合物半導体基板とＭＩＤ膜の界面において
、化合物半導体基板側の界面にキャリアの反転層を形成
し、もって少数キャリヤを界面近傍で移動させることに
よって動作する。従って、ＭＯＳＦＥＴにあっては、界
面近傍の化合物半導体材料の性質が極めて重要である。
とによって化合物半導体基板とＭＩＤ膜の界面において
、化合物半導体基板側の界面にキャリアの反転層を形成
し、もって少数キャリヤを界面近傍で移動させることに
よって動作する。従って、ＭＯＳＦＥＴにあっては、界
面近傍の化合物半導体材料の性質が極めて重要である。
例えば、絶縁膜を形成させる際、界面近傍の化合物半導
体基板内で蒸気圧の高い構成元素が一部減少し、欠陥な
どが発生すると、ＭＯＳＦＥＴの特性に著しい影響を与
える。実際、従来考案されてきた様々なＭＯＳＦＥＴや
ＭＩＳＦＥＴが実用化できなかった主要因は二のような
欠陥の発生と、それに伴うドレイン電流のドリフトに基
づくものであった。
体基板内で蒸気圧の高い構成元素が一部減少し、欠陥な
どが発生すると、ＭＯＳＦＥＴの特性に著しい影響を与
える。実際、従来考案されてきた様々なＭＯＳＦＥＴや
ＭＩＳＦＥＴが実用化できなかった主要因は二のような
欠陥の発生と、それに伴うドレイン電流のドリフトに基
づくものであった。
本発明者らは、この本質的な問題を解決するために、前
述したように石英アンプル中において熱酸化させる際に
、構成元素のうち蒸気圧の高い元素が基板から抜けない
ようにかつ、常に熱平衡状態で絶縁膜を形成するという
非常に重要な技術を既に開発し提案した。
述したように石英アンプル中において熱酸化させる際に
、構成元素のうち蒸気圧の高い元素が基板から抜けない
ようにかつ、常に熱平衡状態で絶縁膜を形成するという
非常に重要な技術を既に開発し提案した。
本発明は上記先願発明を更に発展させたものである。す
なわち、上述のように絶縁膜を形成する際、化合物半導
体を構成する元素の同族原子が絶縁膜形成時に石英アン
プル中に気相状態で存在するようにして、絶縁膜形成時
に化合物半導体基板側にこれら元素が混入して、化合物
半導体基板と絶縁膜との間（境界）に２次元的に極めて
薄い混晶もしくはそれに類似した層を形成させるように
したものである。
なわち、上述のように絶縁膜を形成する際、化合物半導
体を構成する元素の同族原子が絶縁膜形成時に石英アン
プル中に気相状態で存在するようにして、絶縁膜形成時
に化合物半導体基板側にこれら元素が混入して、化合物
半導体基板と絶縁膜との間（境界）に２次元的に極めて
薄い混晶もしくはそれに類似した層を形成させるように
したものである。
絶縁膜の形成の際に同族元素をアンプル中に存在させる
には１次の２通りの方法が考えられる。
には１次の２通りの方法が考えられる。
（１）蒸気圧の高い元素
■−■族化合物半導体にあってはＰ 、 Ａ ｓ 、
Ｓ ｂなど、ＩＩ−Ｖｌ族化合物半導体にあってはＳ、
Ｓｅ。
Ｓ ｂなど、ＩＩ−Ｖｌ族化合物半導体にあってはＳ、
Ｓｅ。
Ｃｄなどの元素については、第１図（ａ）のように石英
アンプル１中にアンプルの加熱時に所定圧となる量を決
定しウェーハ２とともに封入しておくか、あるいは第１
図（ｂ）のようにアンプル１に蒸気圧制御部１ａを設け
、これを多段炉（ヒータ）３で温度を！Ｉ１節して蒸気
圧を制御するか、いずれかの方法あるいは両者を組合せ
た方法を用いることができる。
アンプル１中にアンプルの加熱時に所定圧となる量を決
定しウェーハ２とともに封入しておくか、あるいは第１
図（ｂ）のようにアンプル１に蒸気圧制御部１ａを設け
、これを多段炉（ヒータ）３で温度を！Ｉ１節して蒸気
圧を制御するか、いずれかの方法あるいは両者を組合せ
た方法を用いることができる。
（２）蒸気圧の低い元素
■−Ｖ族化合物半導体にあってはＡα、Ｉｎ。
Ｇａなどの元素については、石英アンプル中にそのまま
入れただけでは充分な蒸気圧が得られない。
入れただけでは充分な蒸気圧が得られない。
また石英アンプル１にこれら元素の蒸気圧制御部１ａを
設けても、基板側にこれら元素が析出してしまい都合が
悪い。これらの蒸気圧の低い元素については、これらの
酸化物を当該元素と混合させ、加熱して低級酸化物を形
成させるようにすればよい０例えばＧａの場合にあって
は。
設けても、基板側にこれら元素が析出してしまい都合が
悪い。これらの蒸気圧の低い元素については、これらの
酸化物を当該元素と混合させ、加熱して低級酸化物を形
成させるようにすればよい０例えばＧａの場合にあって
は。
３Ｇａ２０．＋４０ａ４５０ａ、Ｏ＋２０゜の反応によ
り、蒸気圧の高いＧａ、Ｏを発生させることができるの
で、第１図（Ｑ）のように適当な酸化物と当該元素の混
合体を入れたボート４を石英アンプル１内に入れて気相
中の低級酸化物の圧力を制御する。あるいは第１図（ｄ
）のように、多段炉３の中で酸化物と当該元素の混合体
を入れたボート部４の温度を制御して、低級酸化物の圧
力を調節するようにしてもよい。
り、蒸気圧の高いＧａ、Ｏを発生させることができるの
で、第１図（Ｑ）のように適当な酸化物と当該元素の混
合体を入れたボート４を石英アンプル１内に入れて気相
中の低級酸化物の圧力を制御する。あるいは第１図（ｄ
）のように、多段炉３の中で酸化物と当該元素の混合体
を入れたボート部４の温度を制御して、低級酸化物の圧
力を調節するようにしてもよい。
なお、化合物半導体基板と絶縁膜との間に形成させる混
晶もしくはそれに類似した層の組成は、アンプルの加熱
温度およびそのプロファイル、成分元素の蒸気圧等を系
毎に最適化することで制御することができる。また、絶
縁膜の中にも、これら混晶層の構成元素が入った絶縁膜
が形成されるので、混晶層組成、＃＠縁膜組成の適合化
条件は各系毎に実験により求めればよい。
晶もしくはそれに類似した層の組成は、アンプルの加熱
温度およびそのプロファイル、成分元素の蒸気圧等を系
毎に最適化することで制御することができる。また、絶
縁膜の中にも、これら混晶層の構成元素が入った絶縁膜
が形成されるので、混晶層組成、＃＠縁膜組成の適合化
条件は各系毎に実験により求めればよい。
［作用］
上記した手段によれば、絶縁膜の組成が均一となるとと
もに、構成元素のうち高蒸気圧成分の元素をアンプル中
で蒸発させて圧力をかけた状態で絶縁膜を形成するため
、絶縁膜形成中における化合物半導体基板からの構成元
素の分解、揮発が防止され、特性の優れたＭＯＳＦＥＴ
が得られるようになる上、絶縁膜と化合物半導体基板と
の間（境界）に、混晶もしくはそれに類似した層が形成
され、この層の中もしくはその界面を電子が高速で移動
するので、従来のＭＩＳＦＥＴやＭＯＳＦＥＴよりもは
るかに高速動作可能な化合物半導体装置を作ることがで
きる。
もに、構成元素のうち高蒸気圧成分の元素をアンプル中
で蒸発させて圧力をかけた状態で絶縁膜を形成するため
、絶縁膜形成中における化合物半導体基板からの構成元
素の分解、揮発が防止され、特性の優れたＭＯＳＦＥＴ
が得られるようになる上、絶縁膜と化合物半導体基板と
の間（境界）に、混晶もしくはそれに類似した層が形成
され、この層の中もしくはその界面を電子が高速で移動
するので、従来のＭＩＳＦＥＴやＭＯＳＦＥＴよりもは
るかに高速動作可能な化合物半導体装置を作ることがで
きる。
［実施例１］
本発明によるＭＯＳＦＥＴの特性はコルピノデイクス型
ＦＥＴで評価した。
ＦＥＴで評価した。
直径２インチのＦｅドープ半絶縁性ＺｎＰ単結晶をＬＥ
Ｃ法で育成し、引上げ軸と直交する方向に切断し、切り
出されたウェーハを有機洗浄後、ブロームメタノールで
エツチング後、Ｓｉ＋イオンを加速電圧１５０ＫｅＶ、
ドーズ量２Ｘ１０”ｏｌとして室温でイオン注入した。
Ｃ法で育成し、引上げ軸と直交する方向に切断し、切り
出されたウェーハを有機洗浄後、ブロームメタノールで
エツチング後、Ｓｉ＋イオンを加速電圧１５０ＫｅＶ、
ドーズ量２Ｘ１０”ｏｌとして室温でイオン注入した。
イオン注入後の基板は有機洗浄、水洗後、スパッタリン
グ法で表面にＳｉＮｘ膜を１５００人堆積させ、その後
、赤外線加熱炉により６２０℃で１５分間活性化アニー
ルを行った。アニール時にＰが抜けることを防止するた
めに、試料の両面を別のＩｎＰ基板で挾んでアニールし
た。活性化アニール後、ＳｉＮｘ膜をフッ酸でエツチン
グして除去した。ゲート領域の活性層は硫酸系のエッチ
ャントでメサエッチングして除去した。
グ法で表面にＳｉＮｘ膜を１５００人堆積させ、その後
、赤外線加熱炉により６２０℃で１５分間活性化アニー
ルを行った。アニール時にＰが抜けることを防止するた
めに、試料の両面を別のＩｎＰ基板で挾んでアニールし
た。活性化アニール後、ＳｉＮｘ膜をフッ酸でエツチン
グして除去した。ゲート領域の活性層は硫酸系のエッチ
ャントでメサエッチングして除去した。
以上のような処理を施したウェーハを、第１図（ａ）の
ような装置の石英アンプル中に赤リンとともに入れ、真
空にした後、酸素ガスを導入して封入した。この際、金
属ヒ素を同時に石英アンプル中に入れた。その量として
は加熱時の圧力が０゜２〜１．Ｏａｔ＠となるように決
定した０次に、ウェーハを入れた上記石英アンプルを４
５０〜６００℃で５〜２０時間熱処理し、均一なＮ縁酸
化膜をウェーハ上に形成した。
ような装置の石英アンプル中に赤リンとともに入れ、真
空にした後、酸素ガスを導入して封入した。この際、金
属ヒ素を同時に石英アンプル中に入れた。その量として
は加熱時の圧力が０゜２〜１．Ｏａｔ＠となるように決
定した０次に、ウェーハを入れた上記石英アンプルを４
５０〜６００℃で５〜２０時間熱処理し、均一なＮ縁酸
化膜をウェーハ上に形成した。
以上のように作った絶縁酸化膜で、イオン注入により活
性化した部分に選択エツチングにより、コンタクトホー
ルを開け、Ａｕ−Ｇｅ合金を蒸着してパターニングを行
いソース・ドレイン電極形成した。なお、オーミック接
触を得るためのアニールはＮ２雰囲気中で３５０℃、７
分間行なった。
性化した部分に選択エツチングにより、コンタクトホー
ルを開け、Ａｕ−Ｇｅ合金を蒸着してパターニングを行
いソース・ドレイン電極形成した。なお、オーミック接
触を得るためのアニールはＮ２雰囲気中で３５０℃、７
分間行なった。
最後にＡＱ層を全面蒸着した後、リン酸系エツチング液
でＡＱ層をパターニングして、ソース、ドレインおよび
ゲート電極を作った。なお、ゲート電極内径は１５０μ
ｍ、ゲート電極外径は２５０μｍとした。
でＡＱ層をパターニングして、ソース、ドレインおよび
ゲート電極を作った。なお、ゲート電極内径は１５０μ
ｍ、ゲート電極外径は２５０μｍとした。
以上のようにして作ったＦＥＴの実効電子移動度μｏｆ
ｆは、チャネルコンダクタンス（ｇｄ）かここで、Ｃｉ
はゲート容量、Ｖｇはゲート印加電圧、ＶｔｈはＦＥＴ
のしきい値電圧である。ゲート容量値Ｃｉは、ｎ型Ｉｎ
Ｐ基板を用いて同様の酸化膜形成プロセスを用いて作っ
たＭＩＳダイオードの測定値から求めた。
ｆは、チャネルコンダクタンス（ｇｄ）かここで、Ｃｉ
はゲート容量、Ｖｇはゲート印加電圧、ＶｔｈはＦＥＴ
のしきい値電圧である。ゲート容量値Ｃｉは、ｎ型Ｉｎ
Ｐ基板を用いて同様の酸化膜形成プロセスを用いて作っ
たＭＩＳダイオードの測定値から求めた。
第２図に上記移動度μｓｓｆの測定結果を示す。
同図において実ＭＡは石英アンプル中にＡｓを入れた場
合を、また実線ＢはＡｓを入れなかった場合を示す。こ
れより、Ａｓを入れた場合には入れない場合よりも移動
度が著しく高くなることが判る。
合を、また実線ＢはＡｓを入れなかった場合を示す。こ
れより、Ａｓを入れた場合には入れない場合よりも移動
度が著しく高くなることが判る。
［実施例２］
実施例１と同じ手順でコルピノディスク型ＦＥＴを形成
した。基板としては実施例１と同ｉ、ｒｒｅドープ半絶
縁性ＩｎＰ単結晶を用いた。絶縁酸化膜を形成させる際
に、第１図（ｄ）のような装置の石英アンプル１中に０
２ガスと赤リンを入れ、また石英アンプル１の蒸気圧制
御部１ａに石英ボート４を置き、この中にＧａとＧａ、
０３の混合物を入れた。
した。基板としては実施例１と同ｉ、ｒｒｅドープ半絶
縁性ＩｎＰ単結晶を用いた。絶縁酸化膜を形成させる際
に、第１図（ｄ）のような装置の石英アンプル１中に０
２ガスと赤リンを入れ、また石英アンプル１の蒸気圧制
御部１ａに石英ボート４を置き、この中にＧａとＧａ、
０３の混合物を入れた。
基板部分の温度は４５０〜６００℃とし、ＧａおよびＧ
ａ、０３のボート部分の温度は６００〜１０００℃とし
て、５〜２０時間熱処理し、均一な絶縁酸化膜を形成さ
せた。
ａ、０３のボート部分の温度は６００〜１０００℃とし
て、５〜２０時間熱処理し、均一な絶縁酸化膜を形成さ
せた。
上記の酸化プロセス以外は実施例１と同様にして作った
コルピノディスクＦＥＴの実効電子移動度μｏｆｆを測
定した。その測定結果は第３図のとおりで、実線ＣはＧ
ａ、Ｏ，を入れた場合、実線りは入れない場合を示す。
コルピノディスクＦＥＴの実効電子移動度μｏｆｆを測
定した。その測定結果は第３図のとおりで、実線ＣはＧ
ａ、Ｏ，を入れた場合、実線りは入れない場合を示す。
ＧａとＧａ２Ｏ，を入れた場合、ＧａとＧａ、Ｏ，を入
れない場合に比べて、実効電子移動度の大きなＦＥＴが
できた。
れない場合に比べて、実効電子移動度の大きなＦＥＴが
できた。
なお、上記実施例ではＩｎＰ単結晶基板上にＭＯＳＦＥ
Ｔを形成した場合についても説明したが、ＩｎおよびＰ
を含む三元、四元混晶基板上にＭＯＳＦＥＴを形成する
場合はもちろんＧａＡｓ等他の化合物半導体基板上にＭ
ＯＳＦＥＴを形成する場合に適用することができ、同様
の効果が得られる。
Ｔを形成した場合についても説明したが、ＩｎおよびＰ
を含む三元、四元混晶基板上にＭＯＳＦＥＴを形成する
場合はもちろんＧａＡｓ等他の化合物半導体基板上にＭ
ＯＳＦＥＴを形成する場合に適用することができ、同様
の効果が得られる。
［発明の効果］
以上説明したごとくこの発明は、化合物半導体基板を石
英アンプル内に入れ、同時に当該化合物半導体基板の構
成元素のうち蒸気圧の高い元素を酸素ガスと共に真空封
入して加熱し、あるいはこの際、当該化合物半導体基板
の構成元素のうち蒸気圧の低い元素の酸化物をその元素
と混合させてアンプル中に同時に真空封入しアンプルを
加熱して蒸気圧の高い低級酸化物を形成させて絶縁膜の
組成を制御して絶縁膜を形成する際に、上記基板の構成
元素のうち少なくとも一つの元素と同族の他の元素１種
または２種以上をアンプル中に同時に真空封入して加熱
し、化合物半導体基板と絶縁膜の間に混晶もしくはそれ
に類似した組成の層を形成させるようにしたので、絶縁
膜の組成が均一となるとともに、構成元素のうち高蒸気
圧成分の元素をアンプル中で蒸発させて圧力をかけた状
態で絶縁膜を形成するため、絶縁膜形成中における化合
物半導体基板からの構成元素の分解、揮発が防止され、
特性の優れたＭＯＳＦＥＴが得られるようになる上、絶
縁膜と化合物半導体基板との間（境界）に新たに形成さ
れた層もしくは界面を電子が高速で移動するため、従来
のＭＩＳＦＥＴやＭＯＳＦＥＴよりも高速動作可能な化
合物半導体装置を得ることができるという効果がある。
英アンプル内に入れ、同時に当該化合物半導体基板の構
成元素のうち蒸気圧の高い元素を酸素ガスと共に真空封
入して加熱し、あるいはこの際、当該化合物半導体基板
の構成元素のうち蒸気圧の低い元素の酸化物をその元素
と混合させてアンプル中に同時に真空封入しアンプルを
加熱して蒸気圧の高い低級酸化物を形成させて絶縁膜の
組成を制御して絶縁膜を形成する際に、上記基板の構成
元素のうち少なくとも一つの元素と同族の他の元素１種
または２種以上をアンプル中に同時に真空封入して加熱
し、化合物半導体基板と絶縁膜の間に混晶もしくはそれ
に類似した組成の層を形成させるようにしたので、絶縁
膜の組成が均一となるとともに、構成元素のうち高蒸気
圧成分の元素をアンプル中で蒸発させて圧力をかけた状
態で絶縁膜を形成するため、絶縁膜形成中における化合
物半導体基板からの構成元素の分解、揮発が防止され、
特性の優れたＭＯＳＦＥＴが得られるようになる上、絶
縁膜と化合物半導体基板との間（境界）に新たに形成さ
れた層もしくは界面を電子が高速で移動するため、従来
のＭＩＳＦＥＴやＭＯＳＦＥＴよりも高速動作可能な化
合物半導体装置を得ることができるという効果がある。
第１図（ａ）〜（ｄ）は本発明方法に使用される絶縁膜
形成装置の構成例を示す断面図、第２図は第１の実施例
により形成されたＦＥＴについて測定した実効電子移動
度と結晶中のＦｅ濃度との関係を示すグラフ、 第３図は第２の実施例により形成されたＦＥＴについて
測定した実効電子移動度と結晶中のＦｃ濃度との関係を
示すグラフである。 １・・・・石英アンプル、２・・・・ウェーハ、３・・
・・ヒータ、４・・・・ボート。 （ 第 １ｒｌＡ 第２図 Ｆｃ濃、１ （ｃｍ−３）
形成装置の構成例を示す断面図、第２図は第１の実施例
により形成されたＦＥＴについて測定した実効電子移動
度と結晶中のＦｅ濃度との関係を示すグラフ、 第３図は第２の実施例により形成されたＦＥＴについて
測定した実効電子移動度と結晶中のＦｃ濃度との関係を
示すグラフである。 １・・・・石英アンプル、２・・・・ウェーハ、３・・
・・ヒータ、４・・・・ボート。 （ 第 １ｒｌＡ 第２図 Ｆｃ濃、１ （ｃｍ−３）
Claims (2)
- （１）化合物半導体基板上に絶縁膜を介して電極金属層
が形成されてなる化合物半導体装置であって、上記化合
物半導体基板と絶縁膜との間に半導体基板の構成元素と
それの同族元素とからなる混晶に類似した組成の層を有
することを特徴とする化合物半導体装置。 - （２）化合物半導体基板を石英アンプル内に入れ、同時
に当該化合物半導体基板の構成元素のうち蒸気圧の高い
元素を酸素ガスと共に真空封入して加熱し、あるいはこ
の際、当該化合物半導体基板の構成元素のうち蒸気圧の
低い元素の酸化物をその元素と混合させてアンプル中に
同時に真空封入しアンプルを加熱して蒸気圧の高い低級
酸化物を形成させて絶縁膜の組成を制御して絶縁膜を形
成する際に、上記基板の構成元素のうち少なくとも一つ
の元素と同族の他の元素１種または２種以上をアンプル
中に同時に真空封入して加熱し、化合物半導体基板と絶
縁膜の間に混晶もしくはそれに類似した組成の層を形成
させることを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19919989A JPH0364073A (ja) | 1989-08-02 | 1989-08-02 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19919989A JPH0364073A (ja) | 1989-08-02 | 1989-08-02 | 化合物半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364073A true JPH0364073A (ja) | 1991-03-19 |
Family
ID=16403790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19919989A Pending JPH0364073A (ja) | 1989-08-02 | 1989-08-02 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214003A (en) * | 1989-05-31 | 1993-05-25 | Nippon Mining Co., Ltd. | Process for producing a uniform oxide layer on a compound semiconductor substrate |
| US7200353B2 (en) | 2003-09-01 | 2007-04-03 | Seiko Epson Corporation | Image forming apparatus with intermediate transfer member |
-
1989
- 1989-08-02 JP JP19919989A patent/JPH0364073A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214003A (en) * | 1989-05-31 | 1993-05-25 | Nippon Mining Co., Ltd. | Process for producing a uniform oxide layer on a compound semiconductor substrate |
| US7200353B2 (en) | 2003-09-01 | 2007-04-03 | Seiko Epson Corporation | Image forming apparatus with intermediate transfer member |
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