JPH0345551B2 - - Google Patents
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- Publication number
- JPH0345551B2 JPH0345551B2 JP58091772A JP9177283A JPH0345551B2 JP H0345551 B2 JPH0345551 B2 JP H0345551B2 JP 58091772 A JP58091772 A JP 58091772A JP 9177283 A JP9177283 A JP 9177283A JP H0345551 B2 JPH0345551 B2 JP H0345551B2
- Authority
- JP
- Japan
- Prior art keywords
- aluminum wiring
- wiring
- aluminum
- cell
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体記憶装置に関し、特に
CMOS（相補型絶縁ゲート電界効果）トランジス
タを用いた半導体記憶装置に関する。
CMOS（相補型絶縁ゲート電界効果）トランジス
タを用いた半導体記憶装置に関する。
記憶素子としてCMOS素子を用いたCMOSス
タテイツク記憶装置は、待機時の消費電流が
10-9Aの値以下にすることができるため、盛んに
開発が進められている。しかしながら、この記憶
装置は、アルミニウム配線をセルあたり４本ない
し５本必要とすることなどの理由により、集積度
の点で他のスタテイツク記憶装置に著しく劣ると
いう欠点をもつている。
タテイツク記憶装置は、待機時の消費電流が
10-9Aの値以下にすることができるため、盛んに
開発が進められている。しかしながら、この記憶
装置は、アルミニウム配線をセルあたり４本ない
し５本必要とすることなどの理由により、集積度
の点で他のスタテイツク記憶装置に著しく劣ると
いう欠点をもつている。
次に図面を参考にしながらこれについて説明す
る。第１図はCMOSスタテイツク記憶セルの一
例を示す回路図である。
る。第１図はCMOSスタテイツク記憶セルの一
例を示す回路図である。
ｐチヤネルトランジスタQ1，Q2、ｈチヤネル
トランジスタQ3〜Q6、ワード線Ｗおよびビツト
線Ｄ，とで構成されている。
トランジスタQ3〜Q6、ワード線Ｗおよびビツト
線Ｄ，とで構成されている。
通常、かかる記憶セルでは、電源Vcc線をｐ型
不純物拡散層で形成し、ワード線Ｗを多結晶シリ
コン膜で形成している。第２図で示す従来例では
残りの２本のビツド線Ｄ，、２本のドレインメ
タルDMおよび接地線GNDは、アルミニウム配
線で形成されており、セルあたり、５本のアルミ
ニウム配線が必要である。
不純物拡散層で形成し、ワード線Ｗを多結晶シリ
コン膜で形成している。第２図で示す従来例では
残りの２本のビツド線Ｄ，、２本のドレインメ
タルDMおよび接地線GNDは、アルミニウム配
線で形成されており、セルあたり、５本のアルミ
ニウム配線が必要である。
又、第３図に示す接地線GNDに多結晶シリコ
ン膜を用いたものは、接地線GNDを２層多結晶
シリコン技術を用いて、アルミニウム配線から多
結晶シリコン配線に変えることにより、アルミニ
ウム配線がセルあたり４本の構造を実現してい
る。
ン膜を用いたものは、接地線GNDを２層多結晶
シリコン技術を用いて、アルミニウム配線から多
結晶シリコン配線に変えることにより、アルミニ
ウム配線がセルあたり４本の構造を実現してい
る。
上述のように、CMOSスタテイツク記憶装置
は、アルミニウム配線をセルあたり４本ないし５
本必要とすることなどの理由により集積度の点で
他のスタテイツク記憶装置に著しく劣るという欠
点を持つている。
は、アルミニウム配線をセルあたり４本ないし５
本必要とすることなどの理由により集積度の点で
他のスタテイツク記憶装置に著しく劣るという欠
点を持つている。
又、従来のCMOSスタテイツク記憶装置は、
多結晶シリコン膜で形成されるワード線を用いて
いるために、その比較的高い配線抵抗により記憶
装置の高速動作が阻害されるという欠点を持つて
いる。
多結晶シリコン膜で形成されるワード線を用いて
いるために、その比較的高い配線抵抗により記憶
装置の高速動作が阻害されるという欠点を持つて
いる。
本発明の目的は、かかる従来技術の欠点を除去
することにより、高集積度でかつ高速動作の優れ
た半導体記憶装置を提供することにある。
することにより、高集積度でかつ高速動作の優れ
た半導体記憶装置を提供することにある。
本第１の発明の半導体記憶装置は、複数個の第
１の導体配線と、該複数個の第１の導体配線のう
ちの少くとも１個の上に層間絶縁膜を介して設け
られる第２の導体配線から形成されるビツト線と
を含むことから構成される。
１の導体配線と、該複数個の第１の導体配線のう
ちの少くとも１個の上に層間絶縁膜を介して設け
られる第２の導体配線から形成されるビツト線と
を含むことから構成される。
本第２の発明の半導体記憶装置は、複数個の第
１のアルミニウム配線と、該複数個の第１のアル
ミニウム配線のうち少くとも１個の上に層間絶縁
膜を介して設けられる第２のアルミニウム配線か
ら形成されるビツト線と、多結晶シリコン膜で形
成されかつ前記複数の第１アルミニウム配線のう
ちの少くとも１個と結線されるワード線とを含む
ことから構成される。
１のアルミニウム配線と、該複数個の第１のアル
ミニウム配線のうち少くとも１個の上に層間絶縁
膜を介して設けられる第２のアルミニウム配線か
ら形成されるビツト線と、多結晶シリコン膜で形
成されかつ前記複数の第１アルミニウム配線のう
ちの少くとも１個と結線されるワード線とを含む
ことから構成される。
次に、図面を参照して本発明の実施例について
説明する。
説明する。
第４図は本第１の発明の一実施例のパターンを
示す模式的な平面図である。本実施例は第１図に
示すCMOSスタテイツク記憶セルに本第１の発
明を適用したもので、従来例を示した第２図、第
３図に対応している。
示す模式的な平面図である。本実施例は第１図に
示すCMOSスタテイツク記憶セルに本第１の発
明を適用したもので、従来例を示した第２図、第
３図に対応している。
第４図によると、本実施例は、３本の第１のア
ルミニウム配線、すなわち２本のドレインメタル
DMおよび１本の接地線GNDと、第１のアルミ
ニウム配線上に層間絶縁膜を介して形成された第
２のアルミニウム配線の２本のビツト線Ｄ，と
に分割された配線を有している。したがつて、セ
ルあたり必要なアルミニウム配線は３ピツチとな
り、第２図に示した従来例に比して、セルの大き
さを3/5に縮小でき、第３図の従来例に比して3/4
に縮少できる。
ルミニウム配線、すなわち２本のドレインメタル
DMおよび１本の接地線GNDと、第１のアルミ
ニウム配線上に層間絶縁膜を介して形成された第
２のアルミニウム配線の２本のビツト線Ｄ，と
に分割された配線を有している。したがつて、セ
ルあたり必要なアルミニウム配線は３ピツチとな
り、第２図に示した従来例に比して、セルの大き
さを3/5に縮小でき、第３図の従来例に比して3/4
に縮少できる。
第５図は本第１の発明の他の実施例と、本第２
の発明の一実施例のパターンを併せ示す模式的な
平面図である。これらの実施例も本第１及び第２
の発明を第１図に示したCMOSスタテイツク記
憶セルに適用したもので、上部セルは本第１の発
明の、下部セルは本第２の発明の実施例である。
の発明の一実施例のパターンを併せ示す模式的な
平面図である。これらの実施例も本第１及び第２
の発明を第１図に示したCMOSスタテイツク記
憶セルに適用したもので、上部セルは本第１の発
明の、下部セルは本第２の発明の実施例である。
第５図中１１１は、ｐ型不純物拡散層による電
源Vcc線であり、この線に重さなつてＸ方向に伸
びている接地線１３１は第１のアルミニウム配線
で形成されている。
源Vcc線であり、この線に重さなつてＸ方向に伸
びている接地線１３１は第１のアルミニウム配線
で形成されている。
又、MOSトランジスタのゲート材料としては
ワード線１２１およびセルトランジスタゲート１
２２ともに、多結晶シリコン膜で形成されてお
り、セルトランジスタのドレイン同士は、セルあ
たり２本の第１のアルミニウム配線ドレインメタ
ル１３２により結線されている。ビツト線１４１
は、第２のアルミニウム配線により形成されてお
り、開口１７１を通して第１のアルミニウム配線
１３３に結線され、さらに、開口１６１を通して
ｎ型不純物拡散層１１５に結線されている。
ワード線１２１およびセルトランジスタゲート１
２２ともに、多結晶シリコン膜で形成されてお
り、セルトランジスタのドレイン同士は、セルあ
たり２本の第１のアルミニウム配線ドレインメタ
ル１３２により結線されている。ビツト線１４１
は、第２のアルミニウム配線により形成されてお
り、開口１７１を通して第１のアルミニウム配線
１３３に結線され、さらに、開口１６１を通して
ｎ型不純物拡散層１１５に結線されている。
これらの実施例においては、セルあたり必要な
５本のアルミニウム配線を３本の第１のアルミニ
ウム配線と、２本の第２のアルミニウム配線に分
割することにより、従来に比て3/5〜3/4のセル寸
法の減少が実現できる。
５本のアルミニウム配線を３本の第１のアルミニ
ウム配線と、２本の第２のアルミニウム配線に分
割することにより、従来に比て3/5〜3/4のセル寸
法の減少が実現できる。
又、MOSトランジスタとしては、シリコンゲ
ートを用いているため高い信頼性、製造歩留等を
実現できる。
ートを用いているため高い信頼性、製造歩留等を
実現できる。
更に、本第２の発明の一実施例である下部セル
では、多結晶シリコン膜ワード線１２１と平行し
て、ワード線抵抗低減用の第１のアルミニウム配
線１３４が走つており、セル毎に開口１６１を通
して結線されている。このため、下部セルでは、
上部セルに比較して約６％のセル寸法の増大で、
もつて、ワード線の抵抗の減少により著しい高速
動作を実現できる。
では、多結晶シリコン膜ワード線１２１と平行し
て、ワード線抵抗低減用の第１のアルミニウム配
線１３４が走つており、セル毎に開口１６１を通
して結線されている。このため、下部セルでは、
上部セルに比較して約６％のセル寸法の増大で、
もつて、ワード線の抵抗の減少により著しい高速
動作を実現できる。
以上詳細に説明したとおり、本発明の半導体記
憶装置は、ビツト線が第１の導体配線上に絶縁層
を介して設けられる第２の導体配線で形成される
ので、導体配線のピツチが従来の４ないし５から
３に減ることにより、セル寸法が3/5〜3/4に減少
し、それだけ高集積度化が実現できるという効果
を有している。
憶装置は、ビツト線が第１の導体配線上に絶縁層
を介して設けられる第２の導体配線で形成される
ので、導体配線のピツチが従来の４ないし５から
３に減ることにより、セル寸法が3/5〜3/4に減少
し、それだけ高集積度化が実現できるという効果
を有している。
更に、多結晶シリコン膜で形成されるワード線
を複数個所で、その抵抗低減用として設けた第１
のアルミニウム配線と結線しているので、ワード
線の配線抵抗の減少により著しい高速動作が実現
できるという効果を有している。
を複数個所で、その抵抗低減用として設けた第１
のアルミニウム配線と結線しているので、ワード
線の配線抵抗の減少により著しい高速動作が実現
できるという効果を有している。
第１図はCMOSスタテイツク記憶セルの一例
を示す回路図、第２図、第３図はそれぞれ第１図
の記憶セルの従来の一例のパターンを示す模式的
な平面図、第４図は第１図の記憶セルの本第１の
発明の一実施例のパターンを示す模式的な平面
図、第５図は第１図の記憶セルの本第１の発明の
他の実施例と本第２の発明の一実施例のパターン
を併せ示す模式的な平面図である。 Q1，Q2……ｐチヤネルトランジスタ、Q3〜Q6
……ｎチヤネルトランジスタ、Ｄ，……ビツト
線、Ｗ……ワード線、DM……ドレインメタル、
１１１……電源Vcc線、１１２……セルトランジ
スタp+ドレイン、１１３……セルトランジスタ
n+ドレイン、１１４……接地線、１１５……ｎ
型不純物拡散層、１２１……ワード線、１２２…
…セルトランジスタゲート、１３１……接地線、
１３２……ドレインメタル、１３３……ビツト線
結線用第１アルミニウム配線、１３４……ワード
線抵抗低減用第１アルミニウム配線、１６１，１
７１……開口、１４１……ビツト線。
を示す回路図、第２図、第３図はそれぞれ第１図
の記憶セルの従来の一例のパターンを示す模式的
な平面図、第４図は第１図の記憶セルの本第１の
発明の一実施例のパターンを示す模式的な平面
図、第５図は第１図の記憶セルの本第１の発明の
他の実施例と本第２の発明の一実施例のパターン
を併せ示す模式的な平面図である。 Q1，Q2……ｐチヤネルトランジスタ、Q3〜Q6
……ｎチヤネルトランジスタ、Ｄ，……ビツト
線、Ｗ……ワード線、DM……ドレインメタル、
１１１……電源Vcc線、１１２……セルトランジ
スタp+ドレイン、１１３……セルトランジスタ
n+ドレイン、１１４……接地線、１１５……ｎ
型不純物拡散層、１２１……ワード線、１２２…
…セルトランジスタゲート、１３１……接地線、
１３２……ドレインメタル、１３３……ビツト線
結線用第１アルミニウム配線、１３４……ワード
線抵抗低減用第１アルミニウム配線、１６１，１
７１……開口、１４１……ビツト線。
Claims (1)
- 【特許請求の範囲】 １ CMOS型フリツプフロツプで構成されるメ
モリセルを有する半導体装置において第１のアル
ミニウム配線と、該第１のアルミニウム配線上に
層間絶縁膜を介して設けられる第２のアルミニウ
ム配線とを有し、メモリセルのトランジスタを相
互に接続する配線及び一の電源配線が前記第１の
アルミニウム配線で形成され、ビツト線が前記第
２のアルミニウム配線で形成されかつ前記第１の
アルミニウム配線で形成された結線を介して、ワ
ード線に接続された前記メモリセルのトランジス
タの不純物拡散層に接続されていることを特徴と
する半導体記憶装置。 ２ 前記メモリセルに接続するワード線が多結晶
シリコンと該多結晶シリコンに並列接続する導体
で形成され、該導体が該第１のアルミニウム配線
であることを特徴とする特許請求の範囲第１項に
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091772A JPS59217356A (ja) | 1983-05-25 | 1983-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091772A JPS59217356A (ja) | 1983-05-25 | 1983-05-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217356A JPS59217356A (ja) | 1984-12-07 |
| JPH0345551B2 true JPH0345551B2 (ja) | 1991-07-11 |
Family
ID=14035864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091772A Granted JPS59217356A (ja) | 1983-05-25 | 1983-05-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217356A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2765583B2 (ja) * | 1988-10-20 | 1998-06-18 | 株式会社リコー | 半導体メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104000U (ja) * | 1979-12-28 | 1981-08-14 | ||
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS5873151A (ja) * | 1981-10-27 | 1983-05-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-05-25 JP JP58091772A patent/JPS59217356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59217356A (ja) | 1984-12-07 |
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